数据处理电路、方法及数据存储设备技术

本发明专利技术提供了一种数据处理电路、方法及数据存储设备，属于数据处理技术领域。其中，数据处理电路，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。通过本发明专利技术的技术方案，能够有效节省FPGA逻辑资源和存储空间。

【技术实现步骤摘要】
数据处理电路、方法及数据存储设备
本专利技术涉及数据处理
，特别是指一种数据处理电路、方法及数据存储设备。
技术介绍
在算法开发过程中，往往需要处理大量的数据。但数据的大小千差万别，在FPGA(Field－ProgrammableGateArray，现场可编程门阵列)设计中开辟数据的存储空间时，会按照最大数据的存储空间的占有量进行设定，其它所有的数据都会开辟同样的存储空间。但如果只有少数个数据的值很大，其它数据的值很小，按照最大数据来开辟存储空间就会产生存储资源的浪费。
技术实现思路
本专利技术要解决的技术问题是提供一种数据处理电路、方法及数据存储设备，能够有效节省FPGA逻辑资源和存储空间。为解决上述技术问题，本专利技术的实施例提供技术方案如下：一方面，提供一种数据处理电路，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。进一步地，所述检测单元具体用于将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。进一步地，所述检测单元具体包括：控制电路，包括M个控制器件，其中，第k个控制器件用于对待处理数据的(k-1)*n+1至k*n位进行检测，判断待处理数据的(k-1)*n+1至k*n位是否存在有效数据，并根据M个控制器件的判断结果输出使能信号；M组多路选择器，用于接收待处理数据，并根据接收到的使能信号输出不同数据长度的待处理数据，其中，第k组多路选择器输出数据长度为(k-1)*n+1至k*n比特的待处理数据。进一步地，在M等于4，n等于4时，所述控制电路具体包括：第一或门，包括四个输入端，分别接收待处理数据的第13-16位数据；第二或门，包括四个输入端，分别接收待处理数据的第9-12位数据；第三或门，包括四个输入端，分别接收待处理数据的第5-8位数据；第四或门，包括四个输入端，分别接收待处理数据的第1-4位数据；第一与门，包括两个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第二或门的输出信号；第二与门，包括三个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接收第三或门的输出信号；第三与门，包括四个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接收第二与门的输出信号的反相信号，第四输出端接收第四或门的输出信号；其中，第一组多路选择器的使能端接收第一或门的输出信号；第二组多路选择器的使能端接收第一与门的输出信号；第三组多路选择器的使能端接收第三与门的输出信号；第四组多路选择器的使能端接收第二与门的输出信号。本专利技术实施例还提供了一种数据存储设备，包括如上所述的数据处理电路。进一步地，还包括：存储单元，用于根据待处理数据的分类结果为待处理数据分配存储空间。进一步地，所述存储单元，具体用于为第k类待处理数据中的每一数据分配长度为k*n的存储空间。本专利技术实施例还提供了一种数据处理方法，应用于如上所述的数据处理电路，所述数据处理方法包括：根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。进一步地，所述方法具体包括：将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。进一步地，所述方法具体包括：利用M个控制器件对待处理数据进行检测，其中，利用第k个控制器件对待处理数据的(k-1)*n+1至k*n位进行检测，判断待处理数据的(k-1)*n+1至k*n位是否存在有效数据，并根据M个控制器件的判断结果输出使能信号；利用M组多路选择器接收待处理数据，并根据接收到的使能信号输出不同数据长度的待处理数据，其中，第k组多路选择器输出数据长度为(k-1)*n+1至k*n比特的待处理数据。本专利技术的实施例具有以下有益效果：上述方案中，数据处理电路可以根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内，这样后续在对待处理数据进行存储时，可以根据待处理数据的分类结果即待处理数据的数据长度范围为待处理数据分配存储空间，从而能够避免存储资源的浪费。在应用于FPGA中时，可有效节省FPGA的逻辑资源和存储空间，在保证后续运算精度的基础上，可在一定程度上提升运算速度。附图说明图1为本专利技术实施例数据处理电路的示意图；图2为本专利技术实施例数据存储设备的示意图；图3为本专利技术具体实施例控制电路的结构示意图；图4为本专利技术具体实施例第一组多路选择器的结构示意图；图5为本专利技术具体实施例第二组多路选择器的结构示意图；图6为本专利技术具体实施例第三组多路选择器的结构示意图；图7为本专利技术具体实施例第四组多路选择器的结构示意图；图8为现有技术采用比较器对长度不超过16比特的数据进行分类需要使用的逻辑资源；图9为本专利技术实施例对长度不超过16比特的数据进行分类需要使用的逻辑资源；图10为本专利技术具体实施例对10个数据进行分类的示意图。具体实施方式为使本专利技术的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。本专利技术的实施例针对现有技术中在FPGA设计中开辟数据的存储空间时，会按照最大数据的存储空间的占有量进行设定，其它所有的数据都会开辟同样的存储空间。但如果只有少数个数据的值很大，其它数据的值很小，按照最大数据来开辟存储空间就会产生存储资源的浪费的问题，提供一种数据处理电路、方法及数据存储设备，能够有效节省FPGA逻辑资源和存储空间。本专利技术的实施例提供一种数据处理电路，如图1所示，包括：检测单元11，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。本实施例中，数据处理电路可以根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内，这样后续在对待处理数据进行存储时，可以根据待处理数据的分类结果即待处理数据的数据长度范围为待处理数据分配存储空间，从而能够避免存储资源的浪费。在应用于FPGA中时，可有效节省FPGA的逻辑资源和存储空间，在保证后续运算精度的基础上，可在一定程度上提升运算速度。进一步地，所述检测单元11具体用于将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。进一步地，所述检测单元11具体包括：控制电路，包括M个控制器件，其中，第k个控制器件用于对待处理数据的(k-1)*n+1至k*n位进行检测，判断待处理数据的(k-1)*n+1至k*n位是否存在有效数据，并根据M个控制器件的判断结果输出使能信号；M组多路选择器，用于接收待处理数据，并根据接收到的使能信号输出不同数据长度的待处理数据，其中，第k组多路选择器输出数据长度为(k-1)*n+1至k*n比特的待处理数据。本专利技术的技术方案中，可以根据实际需要以及存储空间的大小设计M和n的值，以实现最大化存储资源的利用率。进一步地，在M等于4，n等于4时，所述控制电路具体包括：第一或门，包括四个输入端，分别接收待处理数据的第13-16位数据；第二或门本文档来自技高网...

【技术保护点】
1.一种数据处理电路，其特征在于，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。

【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：检测单元，用于根据待处理数据的数据长度对待处理数据进行分类，每类待处理数据的数据长度位于同一范围内。2.根据权利要求1所述的数据处理电路，其特征在于，所述检测单元具体用于将待处理数据分为M类，每类待处理数据的数据长度为(k-1)*n+1至k*n比特，其中，M，n为正整数，k为不大于M的正整数。3.根据权利要求2所述的数据处理电路，其特征在于，所述检测单元具体包括：控制电路，包括M个控制器件，其中，第k个控制器件用于对待处理数据的(k-1)*n+1至k*n位进行检测，判断待处理数据的(k-1)*n+1至k*n位是否存在有效数据，并根据M个控制器件的判断结果输出使能信号；M组多路选择器，用于接收待处理数据，并根据接收到的使能信号输出不同数据长度的待处理数据，其中，第k组多路选择器输出数据长度为(k-1)*n+1至k*n比特的待处理数据。4.根据权利要求3所述的数据处理电路，其特征在于，在M等于4，n等于4时，所述控制电路具体包括：第一或门，包括四个输入端，分别接收待处理数据的第13-16位数据；第二或门，包括四个输入端，分别接收待处理数据的第9-12位数据；第三或门，包括四个输入端，分别接收待处理数据的第5-8位数据；第四或门，包括四个输入端，分别接收待处理数据的第1-4位数据；第一与门，包括两个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第二或门的输出信号；第二与门，包括三个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接收第三或门的输出信号；第三与门，包括四个输入端，第一输入端接收第一或门的输出信号的反相信号，第二输入端接收第一与门的输出信号的反相信号，第三输入端接...

【专利技术属性】
技术研发人员：孙高明，高杨，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11