通电/断电重置电路和包括该通电/断电重置电路的重置信号产生电路制造技术

通电/断电重置电路包括驱动电路、迟滞控制电路和缓冲电路。驱动电路在电源电压的通电持续时间期间检测电源电压的第一电平，在电源电压的断电持续时间期间检测电源电压的第二电平，并产生基于第一电平和第二电平转变的驱动信号。迟滞控制电路连接到驱动电路的输出端子，在无需控制信号的情况下基于电源电压被激活或去激活，在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活。缓冲电路连接到驱动电路的输出端子，并基于驱动信号产生重置信号。

【技术实现步骤摘要】
通电/断电重置电路和包括该通电/断电重置电路的重置信号产生电路相关申请的交叉引用本申请要求2017年5月19日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2017-0062543的优先权，其全部公开内容通过引用合并于此。
示例实施例大体上涉及半导体集成电路，更具体地，涉及通电/断电重置电路和包括通电/断电重置电路的重置信号产生电路。
技术介绍
半导体集成电路基于从外部电路提供的至少一个电源电压(或电源)来操作。为了防止半导体集成电路在每个电源电压接通或断开的时间间隔期间的故障或异常操作，可能需要用于重置半导体集成电路的电路(例如，半导体集成电路的内部逻辑和/或通道输出)。这种用于在通电模式和/或断电模式期间重置半导体集成电路的电路可以被称为通电/断电重置(POR)电路。
技术实现思路
本专利技术构思的示例实施例提供了一种能够在通电模式和断电模式下检测电源电压的不同电平并且能够具有相对简单的结构的通电/断电重置电路。本专利技术构思的示例实施例提供了一种包括通电/断电重置电路的重置信号产生电路。根据示例实施例，通电/断电重置电路包括驱动电路、迟滞控制电路和缓冲电路。驱动电路在电源电压的通电持续时间期间检测电源电压的第一电平，在电源电压的断电持续时间期间检测电源电压的第二电平，并产生基于第一电平和第二电平转变的驱动信号。迟滞控制电路连接到驱动电路的输出端子，在无需从外部电路提供的控制信号的情况下基于电源电压被激活或去激活，在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活。基于迟滞控制电路的激活和去激活，第二电平与第一电平不同。缓冲电路连接到驱动电路的输出端子，并基于驱动信号产生重置信号。重置信号在通电持续时间和断电持续时间期间被激活。根据示例实施例，重置信号产生电路包括第一通电/断电重置电路、第二通电/断电重置电路和逻辑电路。第一通电/断电重置电路产生第一重置信号，所述第一重置信号在第一电源电压的第一通电持续时间期间和第一电源电压的第一断电持续时间期间被激活。第二通电/断电重置电路产生第二重置信号，所述第二重置信号在第二电源电压的第二通电持续时间期间和第二电源电压的第二断电持续时间期间被激活。逻辑电路基于所述第一重置信号和所述第二重置信号产生组合重置信号。第一通电/断电重置电路包括第一驱动电路、第一迟滞控制电路和第一缓冲电路。第一驱动电路在第一通电持续时间期间检测第一电源电压的第一电平，在第一断电持续时间期间检测第一电源电压的第二电平，并且产生基于第一电平和第二电平转变的驱动信号。第一迟滞控制电路连接到第一驱动电路的输出端子，在无需从外部电路提供的控制信号的情况下基于第一电源电压被激活或去激活，在第一通电持续时间和第一断电持续时间中的一个期间被激活，并且在第一通电持续时间和第一断电持续时间中的另一个期间被去激活。基于第一迟滞控制电路的激活和去激活，第二电平与第一电平不同。第一缓冲电路连接到第一驱动电路的输出端子，并基于第一驱动信号产生第一重置信号。根据示例实施例的通电/断电重置电路可以包括迟滞控制电路。迟滞控制电路可以具有迟滞特性，并且基于迟滞特性，在通电持续时间期间检测到的电源电压的第一电平可以不同于在断电持续时间期间检测到的电源电压的第二电平。另外，可以在无需从外部电路提供的控制信号的情况下仅基于电源电压来激活或去激活迟滞控制电路。因此，通电/断电重置电路可以具有相对简单的结构和增强的性能。附图说明根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。图1是示出了根据示例实施例的通电/断电重置电路的框图。图2是示出了图1的通电/断电重置电路的示例的电路图。图3是描述了图2的通电/断电重置电路的操作的图。图4、图5、图6和图7是示出了图1的通电/断电重置电路的示例的电路图。图8是示出了根据示例实施例的重置信号产生电路的框图。图9是描述了图8的重置信号产生电路的操作的图。图10是示出了包括在图8的重置信号产生电路中的逻辑电路的示例的框图。图11是示出了根据示例实施例的重置信号产生电路的框图。图12是描述了图11的重置信号产生电路的操作的图。图13是示出了根据示例实施例的电子系统的框图。具体实施方式将参考附图更全面地描述示例实施例，其中在附图中示出了示例实施例。然而，本专利技术构思可以按多种不同形式来具体实现，并且不应当被解释为限于本文阐述的示例实施例。在本申请中，类似的附图标记指代类似的元件。图1是示出了根据示例实施例的通电/断电重置电路的框图。参考图1，通电/断电重置(POR)电路100包括驱动电路110、迟滞控制电路120和缓冲电路130。驱动电路110检测电源电压VDD。例如，驱动电路110在电源电压VDD的通电持续时间期间(例如，在通电模式下)检测电源电压VDD的第一电平，并且在电源电压VDD的断电持续时间期间(例如，在断电模式下)检测电源电压VDD的第二电平。第二电平与第一电平不同。例如，驱动电路110可以在电源电压VDD的通电持续时间和断电持续时间期间检测电源电压VDD的不同电平。电源电压VDD的通电持续时间可以指示电源电压VDD从去激活电平转变到激活电平的时间间隔。电源电压VDD的断电持续时间可以指示电源电压VDD从激活电平转变到去激活电平的时间间隔。例如，电源电压VDD可以在通电持续时间期间从低电平(例如，约0V)转变到高电平，并且可以在断电持续时间期间从高电平转变到低电平。驱动电路110基于第一电平和第二电平产生驱动信号DS。例如，驱动信号DS基于第一电平和第二电平而转变。迟滞控制电路120连接到驱动电路110的输出端子。在无需从外部电路提供的控制信号的情况下基于电源电压VDD来激活或去激活迟滞控制电路120。例如，迟滞控制电路120在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活，使得基于迟滞控制电路120的激活和去激活，第二电平与第一电平不同。例如，迟滞控制电路120可以具有迟滞特性，并且基于迟滞特性，第二电平可以与第一电平不同。缓冲电路130连接到驱动电路110的输出端子。缓冲电路130基于驱动信号DS产生重置信号RST。例如，重置信号RST在通电持续时间和断电持续时间期间被激活。如将参考图13所描述的，包括通电/断电重置电路100的半导体集成电路可以基于重置信号RST被重置或初始化。根据示例实施例的通电/断电重置电路100可以包括迟滞控制电路120。迟滞控制电路120可以具有迟滞特性，并且基于迟滞特性，在通电持续时间期间检测到的电源电压VDD的第一电平可以不同于在断电持续时间期间检测到的电源电压VDD的第二电平。另外，可以在无需从外部电路提供的控制信号的情况下仅基于电源电压VDD来激活或去激活迟滞控制电路120。因此，通电/断电重置电路100可以具有相对简单的结构和更高的性能。图2是示出了图1的通电/断电重置电路的示例的电路图。参考图2，通电/断电重置电路100a包括驱动电路110a、迟滞控制电路120a和缓冲电路130a。通电/断电重置电路100a还可以包括电容C1。驱动电路110a可以包括第一电阻器R1、第一n型金属氧化物半导体(NMOS)晶体本文档来自技高网...

【技术保护点】
1.一种通电/断电重置电路，包括：驱动电路，被配置为在电源电压的通电持续时间期间检测所述电源电压的第一电平，被配置为在所述电源电压的断电持续时间期间检测所述电源电压的第二电平；以及被配置为产生基于所述第一电平和所述第二电平转变的驱动信号，其中所述电源电压第二电平不同于所述电源电压的第一电平；迟滞控制电路，连接到所述驱动电路的输出端子，并且被配置为基于所述电源电压被激活或去激活；以及缓冲电路，连接到所述驱动电路的输出端子，并且基于所述驱动信号产生重置信号，其中所述迟滞控制电路被配置为在所述通电持续时间和所述断电持续时间中的一个期间被激活，并且被配置为在所述通电持续时间和所述断电持续时间中的另一个期间被去激活，以及所述重置信号在所述通电持续时间和所述断电持续时间期间被激活。

【技术特征摘要】
2017.05.19 KR 10-2017-00625431.一种通电/断电重置电路，包括：驱动电路，被配置为在电源电压的通电持续时间期间检测所述电源电压的第一电平，被配置为在所述电源电压的断电持续时间期间检测所述电源电压的第二电平；以及被配置为产生基于所述第一电平和所述第二电平转变的驱动信号，其中所述电源电压第二电平不同于所述电源电压的第一电平；迟滞控制电路，连接到所述驱动电路的输出端子，并且被配置为基于所述电源电压被激活或去激活；以及缓冲电路，连接到所述驱动电路的输出端子，并且基于所述驱动信号产生重置信号，其中所述迟滞控制电路被配置为在所述通电持续时间和所述断电持续时间中的一个期间被激活，并且被配置为在所述通电持续时间和所述断电持续时间中的另一个期间被去激活，以及所述重置信号在所述通电持续时间和所述断电持续时间期间被激活。2.根据权利要求1所述的通电/断电重置电路，其中所述迟滞控制电路包括：连接在所述驱动电路的输出端子和地电压之间的迟滞控制晶体管；以及多个第一控制晶体管，串联连接在所述电源电压与所述迟滞控制晶体管的栅极之间，所述多个第一控制晶体管中的每一个包括彼此直接连接的栅极和漏极。3.根据权利要求2所述的通电/断电重置电路，其中所述迟滞控制晶体管和所述多个第一控制晶体管中的每一个是n型金属氧化物半导体NMOS晶体管。4.根据权利要求2所述的通电/断电重置电路，其中所述迟滞控制晶体管是NMOS晶体管，并且所述多个第一控制晶体管中的每一个是p型金属氧化物半导体PMOS晶体管。5.根据权利要求1所述的通电/断电重置电路，其中所述迟滞控制电路包括：迟滞控制晶体管，连接在所述电源电压与所述驱动电路的输出端子之间；以及多个第一控制晶体管，串联连接在所述电源电压与所述迟滞控制晶体管的栅极之间，所述多个第一控制晶体管中的每一个包括彼此直接连接的栅极和漏极。6.根据权利要求5所述的通电/断电重置电路，其中所述迟滞控制晶体管和所述多个第一控制晶体管中的每一个是PMOS晶体管。7.根据权利要求5所述的通电/断电重置电路，其中所述迟滞控制晶体管是PMOS晶体管，并且所述多个第一控制晶体管中的每一个是NMOS晶体管。8.根据权利要求1所述的通电/断电重置电路，其中所述驱动电路包括：第一电阻器，连接到所述电源电压；第一NMOS晶体管，连接在所述第一电阻器与地电压之间；第一PMOS晶体管，连接到所述电源电压；以及第二NMOS晶体管，连接在所述第一PMOS晶体管与所述地电压之间，以及其中所述第一NMOS晶体管的栅极、所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极共同连接到第一节点。9.根据权利要求8所述的通电/断电重置电路，其中所述驱动电路还包括：第三NMOS晶体管，包括接收驱动断开信号的栅极，所述第一NMOS晶体管和所述第三NMOS晶体管并联连接在所述第一电阻器与所述地电压之间；以及第四NMOS晶体管，连接在所述第一电阻器与所述第一节点之间，所述第四NMOS晶体管包括接收反相驱动断开信号的栅极。10.根据权利要求1所述的通电/断电重置电路，其中所述缓冲电路包括串联连接的多个反相器。11.根据权利要求1所述的通电/断电重置电...

【专利技术属性】
技术研发人员：金珍雨，宋容周，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR