对集成电路中的通孔柱布置进行优化的方法技术

一种对集成电路中的通孔柱布置进行优化的方法。在一些实施例中，可识别出集成电路或所提议集成电路设计内的路径具有负迟缓时间。在所述路径包括向接收器的各输入引脚的扇出时，可在位于所述路径的扇出之前的位置处插入通孔柱。例如，可靠近所述扇出、但在所述扇出与驱动器的输出引脚之间插入所述通孔柱，所述驱动器连接到所述路径。

【技术实现步骤摘要】
对集成电路中的通孔柱布置进行优化的方法
本专利技术的实施例大体来说涉及对要包含在半导体装置中的电路进行设计，且更具体来说涉及使用通孔柱来对电路性能进行优化。
技术介绍
制造集成电路(integratedcircuit，IC)的过程包括若干阶段，其中，对与电路相关联的图案的定义是至关重要的。可在设计过程期间、且尤其在布局设计(layoutdesign)中产生图案。接着，可使用光刻工艺(photolithographyprocesses)在衬底上制作出所述图案。半导体行业受到集成电路为实现越来越小的临界尺寸(circuitdimensions)这一显着压力。同时，也期望从降低功率及/或加快时序能力的方面来提高性能。随着集成电路的临界尺寸(包括各电路组件之间的电路路径的宽度)减小，此类电路路径的电阻会增加，从而引起例如功率消耗增加及/或性能变慢等潜在的问题。在设计集成电路时，对电路组件之间的互连线(interconnections)的布线可能对性能具有剧烈的影响。具体来说，随着电路特征(circuitfeatures)的尺寸减小，此种布线可能会代表并非无关紧要的信号延迟(signaldelay)的根源。在一个特定实施例中，在导电层之间的通孔处所受的电阻可增加电路组件之间的信号传播延迟；此种电阻在越来越期望的更小尺寸及更高性能水平(更低的电压、更高的频率)下变得更加显着。因此，期望改进集成电路的设计及布局，以改进电路布局的时序。
技术实现思路
本专利技术的实施例是针对一种对集成电路中的通孔柱布置(placement)进行优化的方法、一种识别集成电路中的通孔柱布置的位置的方法及一种电路。在某些实施例中，一种对集成电路中的通孔柱布置进行优化的方法包括识别所述集成电路的所提议布局内的一个或多个路径是否具有负迟缓时间。基于识别出所述集成电路的所述所提议布局内的至少一个路径具有负迟缓时间，将通孔柱布置在与所述至少一个路径相关联的驱动器的输出引脚上。在将所述通孔柱布置在与所述至少一个路径相关联的所述驱动器的所述输出引脚上之后，判断所述集成电路内的所述一个或多个路径中的任一者是否具有负迟缓时间。基于识别出所述集成电路内的一个或多个路径具有负迟缓时间，在通向相关联接收器的输入引脚的位置处插入通孔柱。附图说明结合附图阅读以下详细说明，会最佳地理解本专利技术的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。图1是根据某些实施例执行包括布置与布线的集成电路设计过程的示例性方法。图2是根据某些实施例可在图1所示集成电路设计过程期间使用的示例性优化方法。图3是根据某些实施例的电路的一部分，其中在驱动器的输出引脚处并沿电路路径布置通孔柱。图4是根据某些实施例的电路的一部分，其中在驱动器的输出引脚处并沿电路路径布置第一通孔柱，且在接收器的输入引脚处并沿电路路径布置第二通孔柱。图5是根据某些实施例的电路的一部分，其中在电路路径中所包括的接收器的输入引脚处布置通孔柱。图6是根据某些实施例的电路的一部分，其中在沿电路路径靠近且在接收器的输入引脚的扇出之前、在输出引脚与所述扇出之间布置通孔柱。具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本专利技术实施例。当然，这些仅为实例且不旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或布置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。本文中所使用的用语“通孔柱(viapillar)”是指以平行且对称的方式使用及排列的多个通孔。此种通孔柱已越来越多地用于通过减小电路驱动器的输出引脚处的通孔电阻来减小导线延迟(wiredelay)。这会提供时序(timing)方面的性能优点，因为电阻减小将同样减小由布线(routing)引入的导线延迟。然而，在通孔柱的使用方面需进行权衡，因为此类结构在半导体几何结构内需要额外的空间，且因此可使布线不必要地复杂，并限制电路布局的紧凑度能够维持达到的程度。因此，在本专利技术实施例的上下文中，公开一种选择可在其中使用通孔柱的额外位置的方法以及包括通孔柱的电路。在示例性实施例中，可在通向多个输入引脚(inputpins)的扇出(fanout)之前选择性地包括通孔柱。这会避免不必要地在每一扇出路线(fanouttrack)上重复使用通孔柱，同时除了仅在驱动器的输出处简单地布置通孔柱以外，还进一步地减小电路中的延迟。参照图1，其是根据本专利技术示例性实施例用于电路设计与优化的一般过程(generalprocess)100。在示例性实施例中，如图所示的一般过程100包括布置与布线过程(placeandrouteprocess)102。在设计要制作的集成电路的布局时，布置与布线过程102一般来说涉及判断电路组件之间的互连线(interconnection)/布线的位置。在所示实施例中，布置与布线过程102接收技术文件(technologyfiles)104、网表(netlist)106及单元库(celllibraries)108，并将其各自路由到布置与优化过程(placementandoptimizationprocess)110。技术文件104可包含关于将用以制造集成电路的工艺的信息，例如，包含关于用于形成电路组件的材料及结构的信息，所述材料及结构会影响电路时序模拟。网表106可包含对电路子组件(circuitsub-elements)之间的互连线的定义，而不包含对那些电路子组件之间的具体位置或布线路径的定义。单元库108可包含可引入到集成电路的布局中各种位置处的预定义电路单元(pre-definedcircuitcells)。可将其他类型的信息并入到布置与优化过程110中。在布置与优化过程110期间，在集成电路的所提议布局(proposedlayout)中，布置将要并入到集成电路中的各种电路组件。在示例性实施例中，假定两个引脚之间具有最短距离，布置与优化过程110可对预期的过程(例如，根据技术文件104所判断的过程)使用电阻值(resistance)及电容值(capacitance)来计算时序。可迭代地执行布置与优化过程110，以例如插入电路组件来协助解决时序问题、执行大小调整操作(sizingope本文档来自技高网...

【技术保护点】
1.一种对集成电路中的通孔柱布置进行优化的方法，其特征在于，所述方法包括：识别所述集成电路的所提议布局内的一个或多个路径是否具有负迟缓时间；基于识别出所述集成电路的所述所提议布局内的至少一个路径具有负迟缓时间，将通孔柱布置在与所述至少一个路径相关联的驱动器的输出引脚上；在将所述通孔柱布置在与所述至少一个路径相关联的所述驱动器的所述输出引脚上之后，判断所述集成电路内的所述一个或多个路径中的任一者是否具有负迟缓时间；以及基于识别出所述集成电路内的一个或多个路径具有负迟缓时间，在通向相关联的接收器的输入引脚的位置处插入通孔柱。

【技术特征摘要】
2017.05.19 US 15/600,4101.一种对集成电路中的通孔柱布置进行优化的方法，其特征在于，所述方法包括：识别所述集成电路的所提议布局内的一个或多个路径是否具有负迟缓时间；基于识别出所述集成电路的所述所提议布局内的至少一个路径具有负迟缓时间，将通...

【专利技术属性】
技术研发人员：顾钧尧，王绍桓，陈文豪，余明道，欧纮志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71