一种CMOS SOI射频开关电路制造技术

本文公布了一种CMOS SOI射频开关电路，包括：主NFET Stack、辅助NFET Stack、PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压；所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。本申请能够在不降低NFET栅极电容的前提下提高开关切换速度。

A CMOS SOI RF switch circuit

A CMOS SOI RF switching circuit is disclosed in this paper, which includes: main NFET Stack, auxiliary NFET Stack, PFET Stack, first capacitor and second capacitor; the gate of the main NFET Stack and the auxiliary NFET Stack are connected with the drain source of the PFET Stack step by step, respectively; the one end of the main NFET Stack is connected with the auxiliary NFET Stack. One end of the auxiliary NFET Stack is connected with the main NFET Stack and the second capacitor, the other end is grounded; the PFET Stack connection controls the second bias voltage; and the on-off state of the CMOS SOI RF switch circuit is controlled by the first bias voltage and the second bias voltage. This application can increase switching speed without reducing NFET gate capacitance.

【技术实现步骤摘要】
一种CMOSSOI射频开关电路
本专利技术涉及射频集成电路领域，尤其涉及一种CMOSSOI射频开关电路。
技术介绍
随着无线通信技术的高速发展和新的终端形态的不断演进，无线通信移动终端的射频前端系统需要支持的模式和频段也不断增加，这无疑增加了射频前端架构的复杂度，特别是在提高系统的集成度上。目前，国内外研究人员正致力于全集成整个射频前端系统，但是，遗憾的是RFtransceiver(射频收发机)模块和实现较高的输出信号功率的RFPA(射频功率放大器)模块仍然难以实现完全的片内集成，其主要原因在于前者为了实现低功耗和全集成，通常采用传统的CMOS体硅工艺，而后者为了获得高线性度、大功率的输出信号，不得不采用电子迁移率相对较高的GaAs或者GaN工艺。为了提高整个射频前端系统的集成度，除了实现片内集成RFtransceiver之外，通常将多种工作模式的RFPA与实现多模式、多频段选择的射频开关封装在一起，组成一个完整的PA模组。为了尽量减少PA模组的封装面积，目前大多数射频开关均采用SOI工艺，因为其与CMOS工艺有良好的兼容性，并且可以集成控制电路和MIPI接口电路。采用SOI工艺的射频开关虽然具有低成本、易于集成的优势，但是存在着耐压能力差、功率容量低的问题，目前较为常见的解决办法是采用stack(场效应管堆叠式)结构，如图1所示。图1中，ANT为收发射频信号的天线，TX为功率放大器的输出信号，RX为接收到的射频信号。NFET管(N型场效应管)101、102、103、104和NFET管109、110、111、112均采用stack结构，分别构成两组SeriesSwitch(串联开关)。同样地，NFET管105、106、107、108和NFET管113、114、115、116则分别构成两组ShuntSwitch(分流接地开关，与SeriesSwitch并联的接地开关)。第一类电阻117～132分别接在各个NFET管的漏源极之间，其作用是使NFET分压均匀。第三类电阻133～148分别接在各个NFET的体极，其阻值大小通常为50～100KΩ，其作用是防止信号功率通过极间电容泄漏到体极，从而影响体极控制电压的稳定性。同理，第二类电阻149～164则分别接在栅极，其作用与电阻133～148相似。整个开关(Switch)通过偏置电压VB1～VB4与VG1～VG4的大小来控制开关的通断状态。图1这类传统的串并联stack结构，虽然具有功率容量大、抑制谐波能力强、隔离度高的优点，但是却限制了开关的切换速度，特别是ShuntSwitch的开关速度。为了提高ShuntSwitch的开关切换速度，相关技术的方法是通过降低分流接地场效应管(ShuntFET)的栅极电容，从而降低器件跨导，但是这样会导致栅氧化层更易被击穿。针对相关技术中串并联stack结构中ShuntSwitch存在开关时间过长的问题，目前还未提出有效的解决方案。
技术实现思路
为了解决上述技术问题，本专利技术实施例提供了一种CMOSSOI射频开关电路。本申请提供了：一种CMOSSOI射频开关电路，包括：主N型场效应管堆叠NFETStack、辅助N型场效应管堆叠NFETStack、P型场效应管堆叠PFETStack、第一电容以及第二电容；所述主NFETStack和所述辅助NFETStack的栅极分别逐级与所述PFETStack的漏源极连接；所述主NFETStack一端连接辅助NFETStack和第一电容，另一端接地；所述辅助NFETStack一端连接主NFETStack和第二电容，另一端接地；所述PFETStack连接控制第二偏置电压，所述PFETStack中各PFET管的漏源极与主NFETStack和辅助NFETStack的各NFET栅极逐级相连，为主NFETStack和辅助NFETStack提供栅极偏置电压；所述辅助NFETStack的各NFET漏源极与PFETStack的各PFET栅极逐级相连，为所述PFETStack提供栅极偏置电压；所述CMOSSOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。其中，所述的主NFETStack包括第一类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第一类级联NFET管的源极，另一端接所述第一类级联NFET管的漏极；所述第二类电阻一端接所述第一类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。其中，所述辅助NFETStack包括第二类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第二类级联NFET管的源极，另一端接所述第二类级联NFET管的漏极；所述第二类电阻一端接所述第二类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第二类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。其中，所述PFETStack包括第一类级联PFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第一类级联PFET管的源极，另一端接所述第一类级联PFET管的漏极；所述第二类电阻一端接所述第一类级联PFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联PFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。其中，所述第一类电阻的大小为20KΩ。其中，所述第二类电阻和/或所述第三类电阻的大小为50至100KΩ。其中，所述第一偏置电压和第二偏置电压分别为高电平和低电平。一种可调阻抗匹配网络，包括：功率放大器模组和输出阻抗匹配网络；所述功率放大器模组一端连接射频输入信号端，另一端连接所述输出阻抗匹配网络的一端，所述输出阻抗匹配网络的另一端通过负载阻抗接地；所述输出阻抗匹配网络中包含场效应管堆叠式结构，所述场效应管堆叠式结构为CMOSSOI射频开关电路，所述CMOSSOI射频开关电路包括：场效应管堆叠式结构的主NFETStack、辅助NFETStack、PFETStack、第一电容以及第二电容；所述主NFETStack和辅助NFETStack的栅极分别逐级与PFETStack的漏源极连接；所述主NFETStack一端连接辅助NFETStack和第一电容，另一端接地；所述辅助NFETStack一端连接主NFETStack和第二电容，另一端接地；所述PFETStack连接控制第二偏置电压；所述CMOSSOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。其中，所述功率放大器模组为如下之一：并联的低功率模式功率放大器和高功率模式功率放大器；并联的低功率模式功率放大器、中等功率模式功率放大器和高功率模式功率放大器。本专利技术实施例提供了一种在不降低NFET栅极电容的前提下提高开关切换速度的ShuntSwitch结构，在确保大功率容量的同时提高了开关速度，同时也降低了由于开关时间过长而产生的功耗，适用于一些需要快速响应的可调负载或者阻抗匹配网络。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其本文档来自技高网...

【技术保护点】
1.一种CMOS SOI射频开关电路，其特征在于，包括：主N型场效应管堆叠NFET Stack、辅助N型场效应管堆叠NFET Stack、P型场效应管堆叠PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述PFET Stack连接控制第二偏置电压，所述PFET Stack中各PFET管的漏源极与主NFET Stack和辅助NFET Stack的各NFET栅极逐级相连，为主NFET Stack和辅助NFET Stack提供栅极偏置电压；所述辅助NFET Stack的各NFET漏源极与PFET Stack的各PFET栅极逐级相连，为所述PFET Stack提供栅极偏置电压；所述CMOS SOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。

【技术特征摘要】
1.一种CMOSSOI射频开关电路，其特征在于，包括：主N型场效应管堆叠NFETStack、辅助N型场效应管堆叠NFETStack、P型场效应管堆叠PFETStack、第一电容以及第二电容；所述主NFETStack和所述辅助NFETStack的栅极分别逐级与所述PFETStack的漏源极连接；所述主NFETStack一端连接辅助NFETStack和第一电容，另一端接地；所述辅助NFETStack一端连接主NFETStack和第二电容，另一端接地；所述PFETStack连接控制第二偏置电压，所述PFETStack中各PFET管的漏源极与主NFETStack和辅助NFETStack的各NFET栅极逐级相连，为主NFETStack和辅助NFETStack提供栅极偏置电压；所述辅助NFETStack的各NFET漏源极与PFETStack的各PFET栅极逐级相连，为所述PFETStack提供栅极偏置电压；所述CMOSSOI射频开关电路的通断状态通过第一偏置电压和第二偏置电压控制。2.根据权利要求1所述的CMOSSOI射频开关电路，其特征在于，所述的主NFETStack包括第一类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第一类级联NFET管的源极，另一端接所述第一类级联NFET管的漏极；所述第二类电阻一端接所述第一类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第一类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。3.根据权利要求1所述的CMOSSOI射频开关电路，其特征在于，所述辅助NFETStack包括第二类级联NFET管、第一类电阻、第二类电阻和第三类电阻；其中，所述第一类电阻一端接所述第二类级联NFET管的源极，另一端接所述第二类级联NFET管的漏极；所述第二类电阻一端接所述第二类级联NFET管的栅极，另一端接偏置电路；所述第三类电阻一端接所述第二类级联NFET管的体极，另一端连接着提供第一偏置电压和/或第二偏置电压的偏置电路。4.根据权利要求1所述的CMOSS...

【专利技术属性】
技术研发人员：朱雄辉，刘斌，周勇，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44