一种基于射频收发器芯片的多通道测相系统及方法技术方案

本发明专利技术公开了一种基于射频收发器芯片的多通道测相系统及方法，系统主要采用射频收发器芯片和FPGA实现。利用射频收发器芯片接收8个通道模拟射频信号，完成模拟混频、零中频采样、数字抽取滤波、数字信号校正等处理流程，单片射频收发器芯片即可完成两个通道的RF射频信号处理，完全实现数模一体化设计。FPGA主要是是完成测相算法实现和射频收发器芯片的控制、参数加载工作。系统中还采用JESD204B高速串行接口，实现FPGA和射频收发器芯片之间的数据交互和同步功能，设计简单、成本低廉，而且可以实现多个通道的0至6G的宽频带测相功能，测相精度达到0.1°以内，可以广泛应用于雷达、通信、工业控制等领域。

A multi-channel phase measuring system and method based on RF transceiver chip

The invention discloses a multi-channel phase measurement system and method based on a radio frequency transceiver chip. The system is mainly implemented by a radio frequency transceiver chip and a FPGA. The RF transceiver chip receives 8 channels of analog RF signals, completes analog mixing, zero IF sampling, digital decimation filtering, digital signal correction and other processing processes. The single RF transceiver chip can complete the RF signal processing of the two channels, and fully realizes the digital-analog integration design. FPGA mainly completes the realization of phase measurement algorithm, RF transceiver chip control and parameter loading. The system also uses JESD204B high-speed serial interface to realize data interaction and synchronization between FPGA and RF transceiver chips. The design is simple and the cost is low. Moreover, it can realize the broadband phase measurement function of 0-6G with multiple channels. The precision of phase measurement is less than 0.1 degree. It can be widely used in radar, communication and industrial control. And other fields.

【技术实现步骤摘要】
一种基于射频收发器芯片的多通道测相系统及方法
本专利技术涉及数字信号处理领域，特别是一种基于射频收发器芯片的多通道测相系统及方法。
技术介绍
在工业自动化、雷达制导以及通信电子等诸多领域，测相技术有着广泛的应用。相位测量的本质就是检测两路同频率信号的相位差。如何快速、准确地测量出两个信号之间的相位差，一直是测量领域中的一个热点研究课题，在多通道的测相系统的工程应用中，如何能够在更小的体积、更低的功耗、更优的成本下完成相位测量工作也是国内外研究的重点议题。以往射频收发器芯片中会将数字电路和射频电路分开设计，或者是在PCB板上采取严格的隔离措施，这样可以有效的降低数字电路对射频性能的影响，这样的硬件系统就必须要用更多的模拟器件、更大的PCB布局布线空间，造成系统的成本增加和体积增大。传统的模拟测相系统，往往存在相位测量不稳定，测相精度不高，测相频率带宽较窄的问题。由于数字模拟电路分开设计，造成系统的功耗高、体积大，硬件系统成本居高不下。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供一种基于射频收发器芯片的多通道测相系统及方法，系统主要采用射频收发器芯片和FPGA实现。利用射频收发器芯片接收8个通道模拟射频信号，完成模拟混频、零中频采样、数字抽取滤波、数字信号校正等处理流程，单片射频收发器芯片即可完成两个通道的RF射频信号处理，完全实现数模一体化设计。FPGA主要是是完成测相算法实现和射频收发器芯片的控制、参数加载工作。系统中还采用JESD204B高速串行接口，实现FPGA和射频收发器芯片之间的数据交互和同步功能，设计简单、成本低廉，而且可以实现多个通道的0至6G的宽频带测相功能，测相精度达到0.1°以内，可以广泛应用于雷达、通信、工业控制等领域。本专利技术的目的是通过以下技术方案来实现的：一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、锁相环、时钟分配和产生芯片和FPGA芯片，所述的晶振产生晶振源并通过锁相环产生射频收发器芯片的本振信号，每片射频收发器芯片接收相邻两个通道的射频信号并进行混频、采样、滤波、抽取后通过JESD204B接口传输到FPGA芯片，FPGA芯片通过JESD204B接口接收基带I、Q信号，将相邻两个通道的数据相互混频得到零频信号，再通过FFT运算得到每个通道零频处的相位，以通道1作为参考，计算通道2~8的与通道1相位差，时钟分配和产生芯片产生4片射频收发器芯片需要的参考时钟和同步信号，并且产生FPGA芯片的JESD204B接口需要的同步信号。所述的射频收发器芯片包括两路射频信号接收通道，每一路射频信号接收通道均包括顺次连接的放大器、混频器、模数转换器、32阶半带抽取滤波器、22阶半带抽取滤波器、11阶半带抽取滤波器、FIR抽取滤波器、通道正交误差校正电路、直流偏置校正电路和数字增益放大电路，放大器对接收的射频信号进行放大并输出两路放大后的信号，两路放大后的信号分别经混频器与本振信号混频后得到基带的IQ模拟信号，IQ模拟信号分别经模数转换器多倍采样转换为数字信号，数字信号分别经过32阶半带抽取滤波器、22阶半带抽取滤波器和11阶半带抽取滤波器滤波，滤波后的数字信号再分别经过FIR抽取滤波器滤波得到基带IQ数字信号，IQ数字信号经过通道正交误差校正电路完成正交校正，再经过直流偏置校正电路完成直流校正，经过数字增益放大电路完成数字增益处理后得到优化后的IQ数字信号，最后IQ数字信号经JESD204B接口输出。所述的混频器将放大后的信号与锁相环提供的LO本振信号混频后得到基带的IQ模拟信号。所述的FIR抽取滤波器为1、2、4倍抽取可设FIR抽取滤波器。所述的系统还包括校正信号产生模块和校正控制电路，所述的校正控制电路控制校正信号产生模块产生校正信号并传输到射频收发器芯片。一种基于射频收发器芯片的多通道测相系统的测相方法，它包括通道校正步骤和测相步骤，所述的通道校正步骤包括如下子步骤：S101：系统上电；S102：开启校正源；S103：切换到校正源输入通道；S104：初始化射频收发器芯片；S105：测量出通道相位差；S106：进行相位补偿；S107：关闭校正源；S108：切换到信号输入通道；S109：校正完成；所述的测相步骤包括如下子步骤：S201：从天线端接收射频信号；放大器对接收的射频信号进行放大；S202：混频器对放大后的射频信号进行I、Q混频；S203：低通滤波器对混频后的IQ信号进行低通滤波，得到零中频或者低中频信号；S204：数模转换器对零中频或者低中频信号进行模数转换，得到数字信号；S205：数字信号进行多级半带抽取及滤波，得到合适数据率的数字信号；S206：合适数据率的数字信号传输到FPGA进行FFT运算，得到每个通道的当前某个频率的相位值；S207：根据相位校正得到的相位补偿值对测量的相位进行修正，得到修正后的每个通道测量相位值；S208：以通道1作为参考，计算通道2~8的与通道1相位差，完成系统相位、通道相位差测量。所述的步骤S205中，数字信号进行多级半带抽取及滤波后，还进行数字正交校正和直流校正得到合适数据率的数字信号。所述的数字正交校正步骤如下：首先由校正信号产生模块产生第一校正信号；经过射频、ADC、半带滤波和FIR后，传输给正交校正模块，正交校正模块根据输入的IQ数字信号，将输入的I数字信号乘以IQcal，Q数字信号乘以QQcal，得到校正后的II和QQ信号；需要不断调整IQcal、QQcal信号，使得II和QQ与预先计算好的数据一致，则正交校正完成，保存IQcal、QQcal数据信号。以后任何信号经过正交校正模块，均需要乘以IQcal、QQcal数据信号，实现对信号的正交校正。所述的直流校正步骤如下：校正控制电路控制校正信号产生模块产生第二校正信号，经过射频收发器芯片下变频得到IQ路信号，这个时候IQ信号均是直流信号；然后通过调整ICal和QCal的值，使得IDC和QDC输出的数字值与预期一致，此时保存ICal和QCal，直流偏置校正完成。本专利技术的有益效果是：本专利技术提供了一种基于基于射频收发器芯片的多通道测相系统及方法，系统主要采用射频收发器芯片和FPGA实现。利用射频收发器芯片接收8个通道模拟射频信号，完成模拟混频、零中频采样、数字抽取滤波、数字信号校正等处理流程，单片射频收发器芯片即可完成两个通道的RF射频信号处理，完全实现数模一体化设计。FPGA主要是是完成测相算法实现和射频收发器芯片的控制、参数加载工作。系统中还采用JESD204B高速串行接口，实现FPGA和射频收发器芯片之间的数据交互和同步功能，设计简单、成本低廉，而且可以实现多个通道的0至6G的宽频带测相功能，测相精度达到0.1°以内，可以广泛应用于雷达、通信、工业控制等领域。附图说明图1为测相系统结构框图；图2为射频收发器芯片结构框图；图3为通道校正工作流程图；图4为8通道测相原理图；图5为正交校正功能框图；图6为直流校正功能框图；图7为外本振输入示意图。具体实施方式下面结合附图进一步详细描述本专利技术的技术方案，但本专利技术的保护范围不局限于以下所述。如图1所示，一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、锁相环、时钟本文档来自技高网...

【技术保护点】
1.一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、锁相环、时钟分配和产生芯片和FPGA芯片，所述的晶振产生晶振源并通过锁相环产生射频收发器芯片的本振信号，每片射频收发器芯片接收相邻两个通道的射频信号并进行混频、采样、滤波、抽取后通过JESD204B接口传输到FPGA芯片，FPGA芯片通过JESD204B接口接收基带I、Q信号，将相邻两个通道的数据相互混频得到零频信号，再通过FFT运算得到每个通道零频处的相位，以通道1作为参考，计算通道2~8的与通道1相位差，时钟分配和产生芯片产生4片射频收发器芯片需要的参考时钟和同步信号，并且产生FPGA芯片的JESD204B接口需要的同步信号。

【技术特征摘要】
1.一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、锁相环、时钟分配和产生芯片和FPGA芯片，所述的晶振产生晶振源并通过锁相环产生射频收发器芯片的本振信号，每片射频收发器芯片接收相邻两个通道的射频信号并进行混频、采样、滤波、抽取后通过JESD204B接口传输到FPGA芯片，FPGA芯片通过JESD204B接口接收基带I、Q信号，将相邻两个通道的数据相互混频得到零频信号，再通过FFT运算得到每个通道零频处的相位，以通道1作为参考，计算通道2~8的与通道1相位差，时钟分配和产生芯片产生4片射频收发器芯片需要的参考时钟和同步信号，并且产生FPGA芯片的JESD204B接口需要的同步信号。2.根据权利要求1所述的一种基于射频收发器芯片的多通道测相系统，其特征在于：所述的射频收发器芯片包括两路射频信号接收通道，每一路射频信号接收通道均包括顺次连接的放大器、混频器、模数转换器、32阶半带抽取滤波器、22阶半带抽取滤波器、11阶半带抽取滤波器、FIR抽取滤波器、通道正交误差校正电路、直流偏置校正电路和数字增益放大电路，放大器对接收的射频信号进行放大并输出两路放大后的信号，两路放大后的信号分别经混频器与本振信号混频后得到基带的IQ模拟信号，IQ模拟信号分别经模数转换器多倍采样转换为数字信号，数字信号分别经过32阶半带抽取滤波器、22阶半带抽取滤波器和11阶半带抽取滤波器滤波，滤波后的数字信号再分别经过FIR抽取滤波器滤波得到基带IQ数字信号，IQ数字信号经过通道正交误差校正电路完成正交校正，再经过直流偏置校正电路完成直流校正，经过数字增益放大电路完成数字增益处理后得到优化后的IQ数字信号，最后IQ数字信号经JESD204B接口输出。3.根据权利要求2所述的一种基于射频收发器芯片的多通道测相系统，其特征在于：所述的混频器将放大后的信号与锁相环提供的LO本振信号混频后得到基带的IQ模拟信号。4.根据权利要求2所述的一种基于射频收发器芯片的多通道测相系统，其特征在于：所述的FIR抽取滤波器为1、2、4倍抽取可设FIR抽取滤波器。5.根据权利要求1所述的一种基于射频收发器芯片的多通道测相系统，其特征在于：所述的系统还包括校正信号产生模块和校正控制电路，所述的校正控制电路控制校正信号产生模块产生校正信号并传输到射频收发器芯片。6.如权利要求1-5中任意一项所述的一种基于射频收发器芯片的多通道测相...

【专利技术属性】
技术研发人员：余华章，任崇武，
申请(专利权)人：成都泰格微波技术股份有限公司，
类型：发明
国别省市：四川,51