存储器电路制造技术

本公开涉及存储器电路。一种存储器电路，包括字线、连接到字线的存储器单元和字线驱动器电路。存储器电路进一步包括读取辅助电路，读取辅助电路包括具有在字线和接地节点之间连接的源极‑漏极路径的n沟道下拉晶体管。偏置电路将偏置电压施加到n沟道下拉晶体管的栅极端子，该偏置电压响应于工艺、电压和温度条件而被调制以便提供受控的字线欠驱动。

Memory circuit

The present disclosure relates to a memory circuit. A memory circuit includes a word line, a memory unit connected to a word line, and a word line driver circuit. The memory circuit further includes the read auxiliary circuit, and the reading auxiliary circuit includes a n channel drop-down transistor with the source pole drain path connected between the word line and the grounding node. The bias circuit applies the bias voltage to the gate terminal of the N channel drop-down transistor, which is modulated in response to the process, voltage, and temperature conditions so as to provide controlled word line underactuation.

【技术实现步骤摘要】
存储器电路
本公开涉及集成的存储器电路，并且尤其涉及用于静态随机存取存储器(SRAM)的读取辅助电路。
技术介绍
参考图1，其示出了包括多个存储器单元12的标准存储器电路10的示意图，存储器单元12通常以包括多列和多行的阵列配置。本实施方式中的每个存储器单元12例如是常规的6晶体管(6T)静态随机存取存储器(SRAM)单元12。存储器电路10还包括用于每一行的字线驱动器14和被配置成控制字线驱动器的操作的地址译码器16。每个存储器单元12包括两个交叉耦合的CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道MOSFET晶体管对。反相器22和24的输入和输出被耦合以形成具有真数据存储节点QT和互补数据存储节点QB的锁存器电路。单元12还包括两个传输(传输门)晶体管26和28，其栅极端子由耦合到字线驱动器14的输出的字线(WL)驱动。晶体管26的源极-漏极连接在真数据存储节点QT和与真位线(BLT)相关联的节点之间。晶体管28的源极-漏极连接在互补数据存储节点QB和与互补位线(BLB)相关的节点之间。每个反相器22和24中的p沟道晶体管30和32的源极端子被耦合以在高电源节点处接收高电源电压(例如，Vdd)，而每个反相器22和24中的n沟道晶体管34和36的源极端子被耦合以在低电源节点处接收低电源电压(例如，Gnd)。高电源节点处的高电源电压Vdd和低电源节点处的低电源电压Gnd包括用于单元12的电源电压组。字线驱动器电路14包括形成逻辑反相器的串联连接的p沟道和n沟道MOSFET晶体管对。字线驱动器电路14还被耦合以在高电源节点处接收高电源电压(Vdd)并且在低电源节点处以低电源电压(Gnd)为基准。字线驱动器电路14的输入耦合到地址译码器16的输出，并且用于单元12的行的字线(WL)耦合到相应的字线驱动器电路14的输出。地址译码器16接收地址(Addr)，译码所接收的地址并且通过字线驱动器电路14选择性地致动字线。存储器电路10还包括耦合到每个字线(WL)或字线对的读取辅助电路40。提供读取辅助电路40的功能是用于读取受限制的SRAM单元，以在低于技术的最小作用电压的电源电压下操作。用于读取辅助的一种已知的技术是字线降低。在该技术中，字线被读取辅助电路40拉低到低于电源电压的电压，以便为读取和写入操作提供足够的静态噪声容限(SNM)。将会注意到，SNM随工艺、电压和温度(PVT)变化，因此使用PVT跟踪字线欠驱动(WLUD)电压(低于字线驱动器的高电源电压Vdd的电压)以便实现存储器电路的更好的功耗、性能和面积(PPA)数据。现有技术中已知的读取辅助电路40跟踪随工艺和温度而降低的字线电压，但就电压而言不能进行跟踪。由于SNM随着电源电压的增加而增加，这是现有技术读取辅助电路未考虑的重要因素。另外，这种跟踪是重要的，因为WLUD电压也随着电源电压的增加而增加，并且因此可能导致读取操作减慢以及写入失败。为了防止这种故障，存在相关的性能和功率损失以及额外的电路架构开销。因此，本领域需要一种具有工艺、电压和温度跟踪能力的改进的读取辅助电路。
技术实现思路
本技术目的在于提供至少部分解决现有技术的以上问题的存储器电路。根据一些实施例，提供了一种存储器电路，包括：字线，被配置成耦合到多个存储器单元；下拉晶体管，具有在所述字线和接地节点之间连接的源极-漏极路径；和偏置电路，被配置成在读取辅助期间向所述下拉晶体管的控制端子施加与工艺、电压和温度相关的偏置电压以提供字线欠驱动。在一些实施例中，存储器电路还包括字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管，所述下拉晶体管是n沟道晶体管。在一些实施例中，所述偏置电路包括：第一n沟道晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第一p沟道晶体管，在所述下拉晶体管的控制端子和接地电压节点之间耦合；和在读取辅助期间选择性地将所述第一n沟道晶体管配置成二极管连接配置的电路。在一些实施例中，所述偏置电路还包括：第二n沟道晶体管和二极管连接的第三n沟道晶体管，在所述第一n沟道晶体管的控制端子和所述接地电压节点之间串联耦合；和二极管连接的第二p沟道，在读取辅助期间选择性地在所述正电源电压节点和所述第二n沟道晶体管的控制端子之间耦合。在一些实施例中，所述偏置电路包括：第一晶体管，在第一电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第二晶体管，在所述下拉晶体管的控制端子和第二电源电压节点之间耦合；和在读取辅助期间选择性地将所述第一晶体管配置成二极管连接配置的电路。在一些实施例中，所述偏置电路还包括：第三晶体管和二极管连接的第四晶体管，在所述第一晶体管的控制端子与所述第一电源电压节点和所述第二电源电压节点中的一个之间串联耦合；和二极管连接的第五晶体管，在读取辅助期间选择性地在所述第一电源电压节点和所述第二电源电压节点中的一个与所述第三晶体管的控制端子之间耦合。在一些实施例中，所述偏置电路包括：n沟道晶体管，在正电源电压节点与所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间操作以响应于快NMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点；和p沟道晶体管，在所述下拉晶体管的控制端子与接地电压节点之间耦合，并且在读取辅助期间操作以响应于快PMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述接地电压节点。在一些实施例中，所述偏置电路包括：晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间作为二极管连接的器件操作以响应于温度升高而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点，以及响应于温度降低而进一步允许与所述工艺、电压和温度相关的偏置电压朝向接地电源电压节点移动。在一些实施例中，所述偏置电路包括：在正电源电压节点和所述下拉晶体管的控制端子之间耦合的第一晶体管；和用于调制所述第一晶体管的控制端子上的电压的装置，使得所述晶体管在读取辅助期间操作，以响应于在所述正电源电压节点处的电源电压的增加而将与所述工艺、电压和温度相关的偏置电压拉向接地电源电压节点，以及响应于所述电源电压的降低而进一步允许与所述工艺、电压和温度相关的偏置电压向所述正电源电压节点移动。在一些实施例中，用于调制的所述装置包括：第二晶体管和二极管连接的第三晶体管，在所述第一晶体管的控制端子与所述接地电源电压节点之间串联耦合；和二极管连接的第四晶体管，在读取辅助期间选择性地在所述正电源电压节点与所述第三晶体管的控制端子之间耦合。根据一些实施例，提供了一种存储器电路，包括：多个字线，每个字线被配置成耦合到多个存储器单元，其中所述字线至少被布置在第一组字线和第二组字线中；和多个读取辅助电路，包括耦合到所述第一组字线的第一读取辅助电路和耦合到所述第二组字线的第二读取辅助电路；其中所述多个读取辅助电路中的每个读取辅助电路包括：多个下拉晶体管，每个下拉晶体管具有在所述字线中的一个与接地节点之间连接的源极-漏极路径；和偏置电路，被配置成在读取辅助期间将与工艺、电压和温度相关的偏置电压施加到所述下拉晶体管的控制端子以提供字线欠驱动。在一些实施例中，所述偏置电路包括：第一n沟道晶体管，在正电源电压本文档来自技高网...

【技术保护点】
1.一种存储器电路，其特征在于，包括：字线，被配置成耦合到多个存储器单元；下拉晶体管，具有在所述字线和接地节点之间连接的源极‑漏极路径；和偏置电路，被配置成在读取辅助期间向所述下拉晶体管的控制端子施加与工艺、电压和温度相关的偏置电压以提供字线欠驱动。

【技术特征摘要】
2016.12.12 US 15/375,3901.一种存储器电路，其特征在于，包括：字线，被配置成耦合到多个存储器单元；下拉晶体管，具有在所述字线和接地节点之间连接的源极-漏极路径；和偏置电路，被配置成在读取辅助期间向所述下拉晶体管的控制端子施加与工艺、电压和温度相关的偏置电压以提供字线欠驱动。2.根据权利要求1所述的存储器电路，其特征在于，还包括字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管，所述下拉晶体管是n沟道晶体管。3.根据权利要求1所述的存储器电路，其特征在于，所述偏置电路包括：第一n沟道晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第一p沟道晶体管，在所述下拉晶体管的控制端子和接地电压节点之间耦合；和在读取辅助期间选择性地将所述第一n沟道晶体管配置成二极管连接配置的电路。4.根据权利要求3所述的存储器电路，其特征在于，所述偏置电路还包括：第二n沟道晶体管和二极管连接的第三n沟道晶体管，在所述第一n沟道晶体管的控制端子和所述接地电压节点之间串联耦合；和二极管连接的第二p沟道，在读取辅助期间选择性地在所述正电源电压节点和所述第二n沟道晶体管的控制端子之间耦合。5.根据权利要求1所述的存储器电路，其特征在于，所述偏置电路包括：第一晶体管，在第一电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第二晶体管，在所述下拉晶体管的控制端子和第二电源电压节点之间耦合；和在读取辅助期间选择性地将所述第一晶体管配置成二极管连接配置的电路。6.根据权利要求5所述的存储器电路，其特征在于，所述偏置电路还包括：第三晶体管和二极管连接的第四晶体管，在所述第一晶体管的控制端子与所述第一电源电压节点和所述第二电源电压节点中的一个之间串联耦合；和二极管连接的第五晶体管，在读取辅助期间选择性地在所述第一电源电压节点和所述第二电源电压节点中的一个与所述第三晶体管的控制端子之间耦合。7.根据权利要求1所述的存储器电路，其特征在于，所述偏置电路包括：n沟道晶体管，在正电源电压节点与所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间操作以响应于快NMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点；和p沟道晶体管，在所述下拉晶体管的控制端子与接地电压节点之间耦合，并且在读取辅助期间操作以响应于快PMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述接地电压节点。8.根据权利要求1所述的存储器电路，其特征在于，所述偏置电路包括：晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间作为二极管连接的器件操作以响应于温度升高而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点，以及响应于温度降低而进一步允许与所述工艺、电压和温度相关的偏置电压朝向接地电源电压节点移动。9.根据权利要求1所述的存储器电路，其特征在于，所述偏置电路包括：在正电源电压节点和所述下拉晶体管的控制端子之间耦合的第一晶体管；和用于调制所述第一晶体管的控制端子上的电压的装置，使得所述晶体管在读取辅助期间操作，以响应于在所述正电源电压节点处的电源电压的增加而将与所述工艺、电压和温度相关的偏置电压拉向接地电源电压节点，以及响应于所述电源电压的降低而进一步允许与所述工艺、电压和温度相关的偏置电压向所述正电源电压节点移动。10.根据权利要求9所述的存储器电路，其特征在于，用于调制的所述装置包括：第二晶体管和二极管连接的第三晶体管，在所述第一晶体管的控制端子与所述接地电源电压节点之间串联耦合；和二极管连接的第四晶体管，在读取辅助期间选择性地在所述正电源电压节点与所述第三晶体管的控制端子之间耦合。11.一种存储器电路，其特征在于，...

【专利技术属性】
技术研发人员：A·帕沙克，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰,NL