具有可配置空间加速器的处理器、方法和系统技术方案

描述了关于可配置空间加速器的系统、方法和装置。在一个实施例中，处理器包括：核，所述核具有解码器和执行单元，所述解码器用于将指令解码为经解码指令，所述执行单元用于执行所述经解码指令以执行第一操作；多个处理元件；以及互连网络，在所述多个处理元件之间，所述互连网络用于接收包括多个节点的数据流图的输入，其中，所述数据流图用于被覆盖到所述互连网络和所述多个处理元件中，并且每一个节点被表示为所述多个处理元件中的数据流操作器，并且所述多个处理元件用于当传入操作数集到达所述多个处理元件时执行第二操作。

Processor, method and system with configurable space accelerator

Systems, methods and devices for configurable space accelerators are described. In one embodiment, the processor comprises a core, the core having a decoder and an execution unit, which decodes the instruction as a decoded instruction, the executive unit is used to execute the decoded instruction to perform the first operation, a plurality of processing elements, and an interconnection network, between the plurality of the processing elements. The interconnection network is used to receive input of a data flow graph including a plurality of nodes, in which the data flow graph is used to be covered in the interconnected network and the plurality of processing elements, and each node is represented as a data flow operator in the plurality of processing elements, and the plurality of processing elements is used when the data stream is used. The second operation is performed when the set of incoming operands reaches the plurality of processing elements.

【技术实现步骤摘要】
具有可配置空间加速器的处理器、方法和系统关于联邦资助的研发的声明本专利技术是在由国防部授予的合同号H98230A-13-D-0124的政府支持下进行的。政府具有本专利技术的某些权利。
本公开总体上关于电子学，更具体地，本公开的实施例关于可配置空间加速器。
技术介绍
处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是涉及编程的计算机架构的一部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令(例如，提供给处理器供执行的指令)，或者指微指令(例如，由处理器的解码器解码宏指令所产生的指令)。附图说明在所附附图中以示例方式而非限制方式说明本公开，在附图中，类似的参考标号指示类似的元件，其中：图1示出根据本公开的实施例的加速器片。图2示出根据本公开的实施例的耦合至存储器的硬件处理器。图3A示出根据本公开的实施例的程序源。图3B示出根据本公开的实施例的针对图3A的程序源的数据流图。图3C示出根据本公开的实施例的加速器，该加速器具有配置成用于执行图3B的数据流图的多个处理元件。图4示出根据本公开的实施例的数据流图的示例执行。图5示出根据本公开的实施例的程序源。图6示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列。图7A示出根据本公开的实施例的可配置数据路径网络。图7B示出根据本公开的实施例的可配置流控制路径网络。图8示出根据本公开的实施例的包括加速器的硬件处理器片。图9示出根据本公开的实施例的处理元件。图10示出根据本公开的实施例的请求地址文件(RAF)电路。图11示出根据本公开的实施例的耦合在多个加速器片与多个高速缓存区块之间的多个请求地址文件(RAF)电路。图12示出根据本公开的实施例的分区为三个区域(结果区域、三个潜在的进位区域和门控区域)的浮点乘法器。图13示出根据本公开的实施例的具有多个处理元件的加速器的飞行中(in-flight)配置。图14示出根据本公开的实施例的飞行中流水线式提取的快照。图15示出根据本公开的实施例的用于加速器的编译工具链。图16示出根据本公开的实施例的用于加速器的编译器。图17A示出根据本公开的实施例的序列化汇编代码。图17B示出根据本公开的实施例的针对图17A的序列化汇编代码的数据流汇编代码。图17C示出根据本公开的实施例的针对图17B的数据流汇编代码的数据流图。图18A示出根据本公开的实施例的C源代码。图18B示出根据本公开的实施例的针对图18A的C源代码的数据流汇编代码。图18C示出根据本公开的实施例的针对图18B的数据流汇编代码的数据流图。图19A示出根据本公开的实施例的C源代码。图19B示出根据本公开的实施例的针对图19A的C源代码的数据流汇编代码。图19C示出根据本公开的实施例的针对图19B的数据流汇编代码的数据流图。图20A示出根据本公开的实施例的流程图。图20B示出根据本公开的实施例的流程图。图21示出根据本公开的实施例的吞吐量相对于每个操作的能量的图表。图22示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列和本地配置控制器。图23A-图23C示出根据本公开的实施例的配置数据路径网络的本地配置控制器。图24示出根据本公开的实施例的配置控制器。图25示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列、配置高速缓存和本地配置控制器。图26示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列以及具有重配置电路的配置和异常处理控制器。图27示出根据本公开的实施例的重配置电路。图28示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列以及具有重配置电路的配置和异常处理控制器。图29示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列以及耦合至片级异常聚合器的夹层异常聚合器。图30示出根据本公开的实施例的具有异常生成器的处理元件。图31示出根据本公开的实施例的加速器片，该加速器片包括处理元件的阵列和本地提取控制器。图32A-图32C示出根据本公开的实施例的配置数据路径网络的本地提取控制器。图33示出根据本公开的实施例的提取控制器。图34示出根据本公开的实施例的流程图。图35示出根据本公开的实施例的流程图。图36A是示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。图36B是示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。图37A是示出根据本公开的实施例的用于图36A和图36B中的通用向量友好指令格式的字段的框图。图37B是示出根据本公开的一个实施例的构成完整操作码字段的图37A中的专用向量友好指令格式的字段的框图。图37C是示出根据本公开的一个实施例的构成寄存器索引字段的图37A中的专用向量友好指令格式的字段的框图。图37D是示出根据本公开的一个实施例的构成扩充操作码字段3650的图37A中的专用向量友好指令格式的字段的框图。图38是根据本公开的一个实施例的寄存器架构的框图。图39A是示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。图39B是示出根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。图40A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。图40B是根据本公开的实施例的图40A中的处理器核的一部分的展开图。图41是根据本公开的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图。图42是根据本公开的一个实施例的系统的框图。图43是根据本公开的实施例的更具体的示例性系统的框图。图44所示的是根据本公开的实施例的第二更具体的示例性系统的框图。图45示出的是根据本公开的实施例的芯片上系统(SoC)的框图。图46是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。具体实施方式在以下描述中，陈述了多个具体细节。然而，应当理解，可不通过这些具体细节来实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构以及技术，以免模糊对本描述的理解。说明书中对“一个实施例”、“实施例”、“示例实施例”等等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。(例如，具有一个或多个核的)处理器可执行指令(例如，指令线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求而执行该操作。操作的一个非限制性示例是输入多个向量元素并输出具有经混合的多个元素的向量的混合操作。在某些实施例中，多个操作利用对单条指令的执行来完成。例如由美国能源部定义的百亿亿次级性能可要求系统本文档来自技高网...

【技术保护点】
1.一种处理器，包括：核，所述核具有解码器和执行单元，所述解码器用于将指令解码为经解码指令，所述执行单元用于执行所述经解码指令以执行第一操作；多个处理元件；以及互连网络，在所述多个处理元件之间，所述互连网络用于接收包括多个节点的数据流图的输入，其中，所述数据流图用于被覆盖到所述互连网络和所述多个处理元件中，并且每一个节点被表示为所述多个处理元件中的数据流操作器，并且所述多个处理元件用于当传入操作数集到达所述多个处理元件时执行第二操作。

【技术特征摘要】
2016.12.30 US 15/396,4021.一种处理器，包括：核，所述核具有解码器和执行单元，所述解码器用于将指令解码为经解码指令，所述执行单元用于执行所述经解码指令以执行第一操作；多个处理元件；以及互连网络，在所述多个处理元件之间，所述互连网络用于接收包括多个节点的数据流图的输入，其中，所述数据流图用于被覆盖到所述互连网络和所述多个处理元件中，并且每一个节点被表示为所述多个处理元件中的数据流操作器，并且所述多个处理元件用于当传入操作数集到达所述多个处理元件时执行第二操作。2.如权利要求1所述的处理器，进一步包括多个配置控制器，每一个配置控制器耦合到所述多个处理元件的相应子集，并且每一个配置控制器用于从存储加载配置信息并且引起所述多个处理元件的相应子集根据所述配置信息耦合。3.如权利要求2所述的处理器，进一步包括多个配置高速缓存，每一个配置控制器耦合至相应的配置高速缓存以取出用于所述多个处理元件的相应子集的配置信息。4.如权利要求3所述的处理器，其中，由所述执行单元执行的所述第一操作用于将配置信息预取到所述多个配置高速缓存中的每一个中。5.如权利要求2所述的处理器，其中，所述多个配置控制器中的每一个包括重配置电路，所述重配置电路用于：在从所述多个处理元件的相应子集中的至少一个处理元件接收到配置错误消息时引起对所述至少一个处理元件的重配置。6.如权利要求2所述的处理器，其中，所述多个配置控制器中的每一个包括重配置电路，所述重配置电路用于：在接收到重配置请求消息时引起对所述多个处理元件的相应子集的重配置；以及禁用与所述多个处理元件的相应子集的通信，直到所述重配置完成。7.如权利要求1所述的处理器，进一步包括多个异常聚合器，并且每一个异常聚合器耦合至所述多个处理元件的相应子集，从便所述多个处理元件的相应子集收集异常并将所述异常转发至所述核以用于维护。8.如权利要求1-7中的任一项所述的处理器，进一步包括多个提取控制器，每一个提取控制器耦合至所述多个处理元件的相应子集，并且每一个提取控制器用于使来自所述多个处理元件的相应子集的状态数据被保存到存储器。9...

【专利技术属性】
技术研发人员：K·弗莱明，K·D·格洛索普，小西蒙·C·史迪力，J·唐，A·G·加拉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US