控制器电路与估计延迟补偿方法技术

本发明专利技术涉及一种控制器电路与估计延迟补偿方法。该控制电路包括第一信号处理装置、第二信号处理装置、数据总线以及确认信号线。第一信号处理装置依循一第一既定规则处理信号。第二信号处理装置依循一第二既定规则处理信号。数据总线耦接于第一信号处理装置与第二信号处理装置之间，并且包括多条数据线。确认信号线耦接于第一处理装置与第二处理装置之间。第一信号处理装置于数据总线上传送至少一同步信号至第二信号处理装置。第二信号处理装置根据同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于确认信号线上传送一确认信号，以通知第一信号处理装置等数据线上的传输延迟已补偿完毕。

Controller circuit and estimation delay compensation method

The invention relates to a controller circuit and an estimation delay compensation method. The control circuit comprises a first signal processing device, a second signal processing device, a data bus and a confirmation signal line. The first signal processing device processes a signal according to a first established rule. Second the signal processing device processes signals according to a second established rule. The data bus is coupled between the first signal processing device and the second signal processing device, and comprises a plurality of data lines. The confirmation signal line is coupled between the first processing device and the second processing device. The first signal processing device transmits at least one synchronization signal to the second signal processing device on the data bus. The second signal processing device estimates the transmission delay of each data line according to the synchronous signal, carries out the transmission delay compensation according to the transmission delay of the estimated data line, and transmits a confirmation signal on the confirmed signal line to inform the transmission delay of the data line such as the first signal processing device to complete the compensation.

【技术实现步骤摘要】
控制器电路与估计延迟补偿方法
本专利技术有关于一种传输延迟补偿方法，可有效检测数据储存装置内部的传输延迟，并且补偿传输延迟，以避免接收端发生解码错误。
技术介绍
随着数据储存装置的科技在近几年快速地成长，许多数据储存装置，如符合SD/MMC规格、CF规格、MS规格与XD规格的记忆卡、固态硬碟、内嵌式存储器(embeddedMultiMediaCard，缩写为eMMC)以及通用快闪存储器(UniversalFlashStorage，缩写为UFS)已经广泛地被应用在多种用途上。因此，在这些数据储存装置上，有效的存取控制也变成一个重要的议题。于数据储存装置中，电路板上的数据走线长度为影响数据传输延迟的重要因素。数据走线长度的不一致会造成各数据走线具有不同的传输延迟。特别是对于高速数据传输的环境中，些微的长度差异将对传输延迟造成巨大的影响。若未能补偿传输延迟，则会造成接收端的解码错误。有鉴于此，需要一种新的电路架构与传输延迟补偿方法，可有效检测数据储存装置内部的传输延迟，并且补偿传输延迟，以避免接收端发生解码错误。
技术实现思路
本专利技术提出一种控制器电路，包括第一信号处理装置、第二信号处理装置、数据总线以及确认信号线。第一信号处理装置依循一第一既定规则处理信号。第二信号处理装置依循一第二既定规则处理信号。数据总线耦接于第一信号处理装置与第二信号处理装置之间，并且包括多条数据线。确认信号线耦接于第一处理装置与第二处理装置之间。第一信号处理装置于数据总线上传送至少一同步信号至第二信号处理装置。第二信号处理装置根据同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于确认信号线上传送一确认信号，以通知第一信号处理装置等数据线上的传输延迟已补偿完毕。本专利技术另提出一种估计传输延迟的方法，适用于一控制器电路，包括：于一数据总线上传送至少一同步信号，其中数据总线耦接于被配置在不同平台上的一第一信号处理装置与一第二信号处理装置之间，并且包括多条数据线；根据同步信号估计各数据线上的传输延迟；根据估计的各数据线上的传输延迟执行传输延迟补偿；以及于传输延迟补偿完毕后，于一确认信号线上传送一确认信号，其中确认信号线耦接于第一信号处理装置与第二信号处理装置之间。附图说明图1A显示了根据本专利技术的一实施例所述的电子装置范例方块图。图1B显示了根据本专利技术的另一实施例所述的电子装置范例方块图。图2显示了根据本专利技术的一实施例所述的控制器的一范例方块图。图3是根据本专利技术之的一方面实施例显示于对应信号走线上所传送的信号的波形图。图4显示了根据本专利技术的一实施例所述的延迟电路范例。图5是根据本专利技术的第二方面实施例显示于对应信号走线上所传送的信号的波形图。图6是根据本专利技术的第三方面实施例显示于对应信号走线上所传送的信号的波形图。图7是显示根据本专利技术的一实施例所述的补偿传输延迟的方法流程图。符号说明100-数据储存装置；110A、110B、310-控制器；111、ROM-只读存储器；112、415、425、SRAM-静态随机存取存储器；120-存储器装置；200-主机装置；210-处理器；220-储存模组；300A、300B-电子装置；310A、310B-平台；400、470、480-延迟电路；410-通信协定层信号处理装置；420-物理层数位信号处理装置；430-物理层模拟信号处理装置；440-微处理器；450-ECC引擎；460-介面逻辑电路；CNF-确认信号线；D0、D1、Dn-数据线；DATA-数据总线；Data-负载数据；TX-传送路径；RX-接收路径；SYNC-同步信号；SOF-数据讯帧起始封包；VLD-有效数据信号线。具体实施方式为让本专利技术的目的、特征和优点能更明显易懂，下文特举出本专利技术的具体实施例，并配合附图，作详细说明如下。目的在于说明本专利技术的精神而非用以限定本专利技术的保护范围，应理解下列实施例可经由软件、硬件、固件、或上述任意组合来实现。图1A显示了根据本专利技术的一实施例所述的电子装置范例方块图。电子装置300A可包括数据储存装置100与主机装置200。数据储存装置100可包括控制器110A与存储器装置120。控制器110A可包括只读存储器(ROM)111与静态随机存取存储器(StaticRandomAccessMemory，缩写为SRAM)112。存储器装置120可包括一或多个非挥发性存储器，例如，快闪存储器。主机装置200可至少包括处理器210与储存模组220。举例而言，储存模组220用以记录主机装置200所存取(亦即写入与读取)的数据，处理器210则可依需求发出指令存取数据储存装置100，并控制主机装置200所包含的各元件的运作。主机装置200与数据储存装置100可透过一既定介面相互连接。例如，当数据储存装置100包含一或多个通用快闪存储器(UniversalFlashStorage，缩写为UFS)时，主机装置200与数据储存装置100可透过UFS介面相互连接。UFS介面可包括如图1A所示的用以将指令及数据传送至数据储存装置100的一传送路径TX与用以自数据储存装置100接收指令及数据的一接收路径RX。图1B显示了根据本专利技术的另一实施例所述的电子装置范例方块图。于此实施例中，SRAM112被配置于控制器110B外部，并且耦接至控制器110B。于本专利技术的实施例中，电子装置300A及电子装置300B可为移动装置，例如智慧型手机、智慧型手表或平板，但不以此为限。图2显示了根据本专利技术的一实施例所述的控制器的一范例方块图。根据本专利技术的一实施例，控制器310可以是数据储存装置所包含的控制器，例如图1A或图1B所示的数据储存装置100所包含的控制器110A或110B。此外，根据本专利技术的一实施例，控制器310内部的元件可被实施于不同的平台上，所述的平台可以是现场可编程逻辑门阵列(FieldProgrammableGateArray，缩写为FPGA)。如图所示，控制器310的电路元件可被配置于不同的平台310A与310B，其中平台310A与310B可为不同的FPGA。平台310A可至少包括通信协定层信号处理装置410、静态随机存取存储器(SRAM)415、微处理器440、错误更正码(ErrorCorrectionCode，缩写为ECC)引擎450以及介面逻辑电路460。平台310B可至少包括物理层数位信号处理装置420、SRAM425以及物理层模拟信号处理装置430。物理层模拟信号处理装置430可依循一既定规则处理自主机装置(例如，图1A或图1B所示的主机装置200)所接收到的数据信号。举例而言，物理层模拟信号处理装置430可检测接收到的数据的电压，并且将检测的电压转换为二进位的数据，其中二进位的数据系包含以序列方式排列的一系列数据位元。物理层数位信号处理装置420自物理层模拟信号处理装置430接收以序列方式排列的数据位元，并且可依循一既定规则处理接收到的数据位元信号。举例而言，物理层数位信号处理装置420可将序列方式排列的数据位元转换为平行排列的数据位元。物理层数位信号处理装置420可进一步将平行排列的数据位元透过数据总线DATA传送至通信协定层信号处理装置410。根据本专利技术的一实施例，数据总线DATA为耦接于本文档来自技高网...

【技术保护点】
1.一种控制器电路，包括：一第一信号处理装置，依循一第一既定规则处理信号；一第二信号处理装置，依循一第二既定规则处理信号；一数据总线，耦接于该第一信号处理装置与该第二信号处理装置之间，并且包括多条数据线；以及一确认信号线，耦接于该第一处理装置与该第二处理装置之间；其中该第一信号处理装置于该数据总线上传送至少一同步信号至该第二信号处理装置；该第二信号处理装置根据该至少一同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于该确认信号线上传送一确认信号，以通知该第一信号处理装置该等数据线上的传输延迟已补偿完毕。

【技术特征摘要】
2017.02.15 TW 106104860;2016.12.27 US 62/439,2091.一种控制器电路，包括：一第一信号处理装置，依循一第一既定规则处理信号；一第二信号处理装置，依循一第二既定规则处理信号；一数据总线，耦接于该第一信号处理装置与该第二信号处理装置之间，并且包括多条数据线；以及一确认信号线，耦接于该第一处理装置与该第二处理装置之间；其中该第一信号处理装置于该数据总线上传送至少一同步信号至该第二信号处理装置；该第二信号处理装置根据该至少一同步信号估计各数据线上的传输延迟，根据估计的各数据线上的传输延迟执行传输延迟补偿，以及于该确认信号线上传送一确认信号，以通知该第一信号处理装置该等数据线上的传输延迟已补偿完毕。2.如权利要求1所述的控制器电路，其特征在于，于接收到该确认信号前，该第一信号处理装置于该数据总线上重复传送该至少一同步信号。3.如权利要求1所述的控制器电路，其特征在于，该第二信号处理装置包括一延迟电路，耦接至该数据总线，并且包括多条延迟单元，其中该第二信号处理装置根据估计的各数据线上的传输延迟调整该等延迟单元的一延迟量。4.如权利要求1所述的控制器电路，其特征在于，该第一信号处理装置于传送有效数据前，传送该至少一同步信号。5.如权利要求1所述的控制器电路，其特征在于，该第一信号处理装置于传送第一笔有效...

【专利技术属性】
技术研发人员：施富仁，赵文吉，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾,71