一种低功耗SAR ADC控制逻辑电路制造技术

本发明专利技术公开了一种低功耗SAR ADC控制逻辑电路，该控制逻辑电路包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；相比于传统电路结构，本发明专利技术中的数据寄存器模块(20)的逻辑单元仅需1个动态比较器即可同时储存SAR ADC模拟电路中的比较器双端输出，从而简化了SAR ADC的控制逻辑电路结构，能够有效降低控制逻辑电路部分的功耗，同时，由于本发明专利技术电路结构采用了较少的晶体管，从而有利于减小芯片面积。此外，由于动态比较器增加正反馈回路，数据传输延时较低，较传统电路，本发明专利技术电路的数据传输速度更快。

【技术实现步骤摘要】
一种低功耗SARADC控制逻辑电路
本专利技术属于模拟数字转化集成电路领域，特别涉及一种低功耗SARADC控制逻辑电路。
技术介绍
模数转换器(AnalogtoDigitalConvert,ADC)作为模拟电路与数字电路的关键接口电路，在数据处理系统中起着重要的作用。逐次逼近型(SuccessiveApproximationRegister,SAR)ADC的小尺寸、中高分辨率以及低功耗等特点，使SARADC获得了很广的应用范围。2014年3月，ADI公司推出了一款18bit的SARADCAD7989-1，在100ksps采样速率下总功耗为700W，可应用于电池供电设备、数据采集系统、医疗仪器等领域。近年来，随着便携式电子终端产品和可穿戴设备的快速发展，低功耗的微电子系统受到越来越多厂商的青睐。在微电子系统中，SARADC作为最核心的一部分，主要承担着模拟信号到数字信号的转换，由于SARADC需要经过多次比较才能得到量化结果，因此，SARADC在整个微电子系统占据了较大的功耗，为了满足移动设备对续航能力和稳定性的需求，降低SARADC电路的功耗具有十分重要的意义。SARADC主要由采样开关(Switch)、比较器(Comparator)、控制逻辑电路(SARLogic)和数模转换器(DAC)这四部分组成。SARADC在控制逻辑电路的控制下完成逐次逼近的过程，控制逻辑电路根据比较器的输出结果确定每一位的数字输出。控制逻辑电路产生的控制信号将顺次地切换数模转换器的电容阵列。当一个采样周期完成后，对所有数字信号输出进行锁存并统一输出。通常，对于高速的SARADC电路而言，控制逻辑电路部分的功耗，在整个SARADC电路系统中仍然占据较大的功耗比例。因此，如何合理的简化SARADC的控制逻辑电路结构并降低控制逻辑电路的功耗，对于降低SARADC整体电路的功耗十分必要。SARADC电路采用传统控制逻辑电路(如图1所示)设计会造成SARADC整体电路的性能不佳。这是主要是因为以下几点：1)在SARADC单步转换过程中，传统控制逻辑电路需要采用3个D触发器来完成单步转换，其中包括一个D触发器用来产生移位信号，另外的两个D触发器分别用于锁存比较器的正向输出结果和负向输出结果。对于10位以上的SARADC电路设计而言，控制逻辑电路的结构将会变的冗余复杂，这将会增大SARADC电路的整体功耗。2)在传统控制逻辑电路中，比较器的正向输出结果和负向输出结果从比较器的输出端到被储存在D触发器的输出端，需要经历两个D触发器的延时时间，延时较大从而不利于提高SARADC的工作速度。3)对于N位的SARADC电路而言，采用传统控制逻辑电路至少需要3N个D触发器。由于使用了较多的晶体管，这将会增大SARADC整体电路芯片的面积，不利于小尺寸的SARADC电路设计。因此，对于低功耗的SARADC而言，如何简化控制逻辑电路的复杂结构，降低控制逻辑电路部分的功耗，一直以来都是SARADC电路设计领域亟需解决的问题。
技术实现思路
为了解决上述问题，本专利技术提供了一种低功耗SARADC控制逻辑电路，该电路不仅能够降低SARADC的整体功耗，而且还可以减小芯片面积，提高SARADC的工作速度。一种低功耗SARADC控制逻辑电路，包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接到SARADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SARADC电源电路的输出端；第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；每个动态比较器的正向输入端和负向输入端分别连接至SARADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SARADC数字电路输出端相连；每个改进D触发器的复位端连接至SARADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SARADC模拟电路中的比较器COMP的输出端相连。进一步地，所述第N个改进D触发器的输入端连接SARADC电源电路的输出端的电源端VDD，每个改进D触发器的复位端连接至SARADC模拟电路的信号采样端的时钟信号端。进一步地，所述改进D触发器中的MOS管M5和M6采用NMOS管，且M5和M6的源极连接SARADC电源电路的输出端的接地端GND。进一步地，所述动态比较器包括两个反相器INV5、INV6，7个NMOS管M7、M8、M9、M10、M15、M16、M17，4个PMOS管M11、M12、M13、M14；其中，NMOS管M15、M16、M17的源极接SARADC电源电路的输出端的接地端GND，NMOS管M15的漏极与NMOS管M7和M8的源极连接，NMOS管M7的栅极接动态比较器的正向输入端DP，NMOS管M8的栅极接动态比较器的负向输入端DN，NMOS管M7、M16的漏极接M9的源极，NMOS管M8、M17的漏极接M10的源极，NMOS管M9的漏极、PMOS管M11的漏极、PMOS管M13的漏极、NMOS管M10的栅极和PMOS管M12的栅极共同接到反相器INV5的输入端，NMOS管M10的漏极、PMOS管M12的漏极、PMOS管M14的漏极、PMOS管M11的栅极和NMOS管M9的栅极共同接到反相器INV6的输入端，PMOS管M13、M14和NMOS管M15的栅极共同接动态比较器的时钟端CK，PMOS管M11、M12、M13、M14的源极共同接SARADC电源电路的输出端的电源端VDD，NMOS管M16的栅极接到反相器INV5的输出端连接至动态比较器的正向输出端QP，NMOS管M17的栅极接到反相器INV6的输出端连接至动态比较器的反向输出端QN。进一步地，所述第N个改进D触发器的输入端连接SARADC电源电路的输出端的接地端GND，每个改进D触发器的复位端连接至SARADC模拟电路的信号采样端的时钟取反信号端。进一步地，所述改进D触发器中的MOS管M5和M6采用PMOS管，且M5和M6的源极连接SARADC电源电路的输出端的电源端VDD。进一步地，所述动态比较器包括两个反相器INV7、INV8，4个NMOS管M22、M23、M24、M25，7个PMOS管M18、M19、M20、M21、M26、M27、M28；其中，PMOS管M26、M27、M28的源极接SARADC电源电路的输出端的电源端VDD，PMOS管M26的漏极与PMOS管M18、M19的源极连接，PMOS管M18的栅极接动态比较器的正向输入端DP，PMOS管M19的栅极接动态比较器的负向输入端DN，PMOS管M27、M18的漏极接PMOS管M20的源极，PMOS管M本文档来自技高网...

【技术保护点】
一种低功耗SAR ADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SAR ADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；第n个改进D触发器的输出端与第n‑1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SAR ADC电源电路的输出端；第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1‑N；每个动态比较器的正向输入端和负向输入端分别连接至SAR ADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SAR ADC数字电路输出端相连；每个改进D触发器的复位端连接至SAR ADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SAR ADC模拟电路中的比较器COMP的输出端相连。...

【技术特征摘要】
1.一种低功耗SARADC控制逻辑电路，其特征在于，包括移位寄存器模块(10)和数据寄存器模块(20)；所述移位寄存器模块(10)，包括N个改进D触发器，所述数据寄存器模块(20)，包括N个动态比较器；其中，所述改进D触发器包括常规D触发器和两个MOS管M5和M6，且M5和M6的源极接SARADC电源电路的输出端，M5和M6的栅极与复位端SET连接，M5的漏极接到常规D触发器中反相器INV0的输入端，M6的漏极接到常规D触发器中反相器INV3的输出端；第n个改进D触发器的输出端与第n-1个改进D触发器的输入端相连，第N个改进D触发器的输入端连接SARADC电源电路的输出端；第n个动态比较器的时钟端与第n个改进D触发器的输出端相连，n取值范围为1-N；每个动态比较器的正向输入端和负向输入端分别连接至SARADC模拟电路中的比较器COMP的正向输出端和负向输出端；每个动态比较器的负向输出端和正向输出端分别连接到正向数模转换器的输入端和负向数模转换器的输入端，且每个动态比较器的正向输出端与SARADC数字电路输出端相连；每个改进D触发器的复位端连接至SARADC模拟电路的信号采样端，每个改进D触发器的时钟端连接至与非门的输出端，且与非门的输入端与SARADC模拟电路中的比较器COMP的输出端相连。2.根据权利要求1所述的电路，其特征在于，所述第N个改进D触发器的输入端连接SARADC电源电路的输出端的电源端VDD，每个改进D触发器的复位端连接至SARADC模拟电路的信号采样端的时钟信号端。3.根据权利要求2所述的电路，其特征在于，所述改进D触发器中的MOS管M5和M6采用NMOS管，且M5和M6的源极连接SARADC电源电路的输出端的接地端GND。4.根据权利要求3所述的电路，其特征在于，所述动态比较器包括两个反相器INV5、INV6，7个NMOS管M7、M8、M9、M10、M15、M16、M17，4个PMOS管M11、M12、M13、M14；其中，NMOS管M15、M16、M17的源极接SARADC电源电路的输出端的接地端GND，NMOS管M15的漏极与NMOS管M7和M8的源极连接，NMOS管M7的栅极接动态比较器的正向输入端DP，NMOS管M8的栅极接动态比较器的负向输入端DN，NMOS管M7、M16的漏极接M9的源极，NMOS管M8、M17的漏极接M10的源极，NMOS管M9的漏极、PMOS管M11的漏极、PMOS管M13的漏极、NMO...

【专利技术属性】
技术研发人员：雷杰锋，廖聪维，黄生祥，邓联文，柯建源，于天宝，
申请(专利权)人：中南大学，
类型：发明
国别省市：湖南,43