栅极驱动电路制造技术

本申请公开了一种移位寄存器单元电路，包括输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的控制下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。本申请还公开了包括前述移位寄存器单元的栅极驱动电路以及产生栅极驱动信号的方法。

【技术实现步骤摘要】
栅极驱动电路
本申请涉及有源矩阵显示
，更具体地，涉及一种栅极驱动电路。
技术介绍
随着显示器向高分辨率、窄边框方向发展，集成驱动电路的显示器成为了显示器驱动领域研究的热点。当前，薄膜晶体管(ThinFilmTransistor,TFT)已经被应用于显示器的制造之中，运用TFT技术来实现显示器的驱动电路可以减少外围驱动芯片的数量和简化工艺流程，从而降低成本；能够提高模组的集成度，增强机械可靠性，以便于制造质量轻，厚度薄的窄边框甚至无边框的显示器。集成驱动电路的显示技术的研究，最终目标是实现屏上全集成系统(SystemonPanel,SOP)。栅极驱动电路的集成最早得到了学者研究和产业化应用。实现集成栅极驱动电路的TFT技术主要分为三种:氢化非晶硅TFT，低温多晶硅TFT和氧化物TFT。氢化非晶硅TFT是显示领域中主流的TFT技术，但其迁移率低，主要应用于分辨率较低的显示器中，低温多晶硅TFT是一种新兴的TFT技术，其迁移率高但均匀性差，主要应用在小尺寸高分辨率的显示器中，而氧化物TFT则被认为是下一代TFT技术，其迁移率高均匀性好，制造工艺与非晶硅兼容，适合应用于高分辨率的显示器中。这些TFT技术的发展，也推动了显示器不断接近SOP目标的实现。
技术实现思路
本申请提供了一种开关电容电压自举电路作为高稳定性、低功耗的移位寄存器单元，并利用包含就这种单元的移位寄存器单元实现栅极驱动电路以及显示器的设计。本申请提供了一种移位寄存器单元电路，包括输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。特别的，所述输入存储模块包括，存储电容被配置为存储所述输入信号，所述存储电容的第一端通过第一开关与所述输入端耦接，第二端通过第二开关与低电平耦接，所述第一开关和第二开关在所述输入信号的控制下开启或关闭；所述输出驱动模块包括，第一晶体管，所述第一晶体管包括与高电平耦接的第一极，以及与所述输出端和所述下拉和维持模块耦接的第二极，以及与所述存储提取模块耦接的第三极；所述存储提取模块包括，耦接在所述存储电容第一端以及所述第一晶体管第三极之间的第三开关，以及耦接在所述存储电容第二端以及所述输出端之间的第四开关，其中，所述第一时钟信号影响所述第三和第四开关的开关状态。特别的，所述输出驱动模块还包括第二晶体管，所述第二晶体管的第一极耦接到高电平，第二极耦接到第二输出端，第三极耦接到所述第一晶体管的第三极，其中所述第一晶体管的尺寸大于所述第二晶体管的尺寸。特别的，所述第一开关是第三晶体管，包括耦接到所述输入端的第一极和第三极，以及耦接到所述存储电容第一端的第二极；所述第二开关是第四晶体管，包括耦接到所述存储电容第二端的第一极，耦接到低电平的第二极，和耦接到所述输入端的第三极，当所述输入信号为高电平时，所述第一和第二开关开启，所述存储电容充电。特性的，所述第三开关是第五晶体管，包括耦接到所述存储电容第一端的第一极，耦接到所述第一晶体管第三极的第二极，和耦接到第一时钟信号输入端的第三极；所述第四开关是第六晶体管，包括耦接到所述存储电容第二端的第一极，耦接到所述输出端的第二极，和耦接到第一时钟信号输入端的第三极；所述第一时钟信号在所述存储电容充电结束后达到高电平，所述第三和第四开关开启。特别的，所述存储提取模块还包括第七晶体管和第八晶体管，第七晶体管的第一极和第三极耦接到所述第一时钟信号输入端，第二极耦接到所述第五晶体管和第六晶体管的第三极，第八晶体管的第一极耦接到所述第七晶体管的第二极，第二极耦接到低电平，第三极耦接到放电控制信号输入端，使得在所述存储电容充电期间所述第三和第四开关处于关闭状态。特别的，所述下拉和维持模块包括第九晶体管和第十晶体管，其中所述第九晶体管包括耦接到所述第一晶体管第三极的第一极，耦接到低电平的第二极，以及耦接到下拉和维持控制信号输入端的第三极，所述第十晶体管包括耦接到所述输出端的第一极，耦接到低电平的第二端，以及耦接到下拉和维持控制信号输入端的第三极。特别的，所述下拉和维持模块包括下拉子模块和维持子模块，其中所述下拉子模块包括所述下拉子模块包括第十一和第十二晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到一个下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述输出端；所述维持子模块包括第十四和第十五晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述输出端。特别的，所述下拉和维持模块包括下拉子模块和维持子模块；所述下拉子模块包括第十一、第十二和第十三晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到一个下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管和第二晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述输出端，第十三晶体管的第一极耦接到第二晶体管的第二极和所述第二输出端；所述维持子模块包括第十四、第十五和第十六晶体管，该三个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管和第二晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述输出端，第十六晶体管的第一极耦接到第二晶体管的第二极和所述第二输出端。本申请还提供了一种栅极驱动电路，包括移位寄存器，所述移位寄存器包括M个级连的单元，其中第1至M-1级所述单元包括如前述任一权利要求所述的电路，其中第N级的输入端耦接到第N-1级的第二输出端，第N级的下拉控制信号端耦接到第N+1级的第二输出端，第N级的放电控制信号输入端耦接到第N-2级的第二输出端，其中M为大于4的正整数，N为小于等于M-1但不小于3的正整数；其中第1级移位寄存器单元的输入端接收初始的输入信号，第1级的放电控制信号输入端接收初始的放电控制信号，第1级的下拉控制信号输入端耦接到第2级的第二输出端；以及第2级的放电控制信号输入端接收初始的输入信号，第2级的输入端耦接到第1级的第二输出端，第2级的下拉控制信号输入端耦接到第3级的第二输出端。特别的，第M级移位寄存器单元的其输出仅被配置向第M-1级单元提供下拉控制信号。本申请还提供了一种显示器，包括像素矩阵，与所述像素矩阵耦接的数据驱动电路，以及与所述像素矩阵耦接的如前所述的栅极驱动电路。特别的，所述显示器为TFT显示器，所述栅极驱动电路与所述像素矩阵形成在相同的基板上。本申请还提供了一种产生显示器栅极驱动信号的方法，包括由显示器的栅极驱动模块中的移位寄存器中的每个单元执行以下操作，其中每个移位寄存器单元包括输入存储模块、存储提取模块、输出驱动模块和下拉维持模块；输入存储模块接收并存储输入信号；存储提取模块至少在时钟信号的影本文档来自技高网...

【技术保护点】
一种移位寄存器单元电路，包括：输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。

【技术特征摘要】
1.一种移位寄存器单元电路，包括：输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到输出端；以及下拉和维持模块，被配置为在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述输出端电压维持在低电平。2.如权利要求1所述的电路，其中所述输入存储模块包括，存储电容被配置为存储所述输入信号，所述存储电容的第一端通过第一开关与所述输入端耦接，第二端通过第二开关与低电平耦接，所述第一开关和第二开关在所述输入信号的控制下开启或关闭；所述输出驱动模块包括，第一晶体管，所述第一晶体管包括与高电平耦接的第一极，以及与所述输出端和所述下拉和维持模块耦接的第二极，以及与所述存储提取模块耦接的第三极；所述存储提取模块包括，耦接在所述存储电容第一端以及所述第一晶体管第三极之间的第三开关，以及耦接在所述存储电容第二端以及所述输出端之间的第四开关，其中所述第一时钟信号影响所述第三和第四开关的开关状态。3.如权利要求2所述的电路，其中所述输出驱动模块还包括第二晶体管，所述第二晶体管的第一极耦接到高电平，第二极耦接到第二输出端，第三极耦接到所述第一晶体管的第三极，其中所述第一晶体管的尺寸大于所述第二晶体管的尺寸。4.如权利要求3所述的电路，其中所述第一开关是第三晶体管，包括耦接到所述输入端的第一极和第三极，以及耦接到所述存储电容第一端的第二极；所述第二开关是第四晶体管，包括耦接到所述存储电容第二端的第一极，耦接到低电平的第二极，和耦接到所述输入端的第三极，当所述输入信号为高电平时，所述第一和第二开关开启，所述存储电容充电。5.如权利要求4所述的电路，其中所述第三开关是第五晶体管，包括耦接到所述存储电容第一端的第一极，耦接到所述第一晶体管第三极的第二极，和耦接到第一时钟信号输入端的第三极；所述第四开关是第六晶体管，包括耦接到所述存储电容第二端的第一极，耦接到所述输出端的第二极，和耦接到第一时钟信号输入端的第三极；所述第一时钟信号在所述存储电容充电结束后达到高电平，所述第三和第四开关开启。6.如权利要求5所述的电路，其中所述存储提取模块还包括第七晶体管和第八晶体管，第七晶体管的第一极和第三极耦接到所述第一时钟信号输入端，第二极耦接到所述第五晶体管和第六晶体管的第三极，第八晶体管的第一极耦接到所述第七晶体管的第二极，第二极耦接到低电平，第三极耦接到放电控制信号输入端，使得在所述存储电容充电期间所述第三和第四开关处于关闭状态。7.如权利要求2所述的电路，其中所述下拉和维持模块包括第九晶体管和第十晶体管，其中所述第九晶体管包括耦接到所述第一晶体管第三极的第一极，耦接到低电平的第二极，以及耦接到下拉和维持控制信号输入端的第三极，所述第十晶体管包括耦接到所述输出端的第一极，耦接到低电平的第二端，以及耦接到下拉和维持控制信号输入端的第三极。8.如权利要求2所述的电路，其中所述下拉和维持模块包括下拉子模块和维持子模块，其中所述下拉子模块包括所述下拉子...

【专利技术属性】
技术研发人员：张盛东，马一华，廖聪维，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东,44