三相极性编码串行接口制造技术

本发明专利技术涉及三相极性编码串行接口。该接口为一种高速串行接口。在一个方面中，所述高速串行接口使用三相调制来联合地对数据和时钟信息进行编码。因此，不再需要接口的接收端处的抗偏斜电路，从而使得链路启动时间减少且链路效率和功率消耗得以改善。在一个实施例中，所述高速串行接口使用比针对数据和时钟信息具有单独导体的常规系统少的信号导体。

Three phase polarity coded serial interface

The present invention relates to a three-phase polar coded serial interface. The interface is a high-speed serial interface. In one aspect, the high-speed serial interface uses three-phase modulation to jointly encode data and clock information. Therefore, the anti skew circuit at the receiving end of the interface is no longer needed, so that the link start time is reduced, and the link efficiency and power consumption are improved. In one embodiment, the high-speed serial interface uses less signal conductors than conventional systems with separate conductors for data and clock information.

【技术实现步骤摘要】
三相极性编码串行接口分案申请的相关信息本案是分案申请。该分案的原申请(第一次提出的申请)为申请日为2008年2月29日、申请号为200880005637.2、专利技术名称为“三相极性编码串行接口”的专利技术专利申请案。针对上述原申请，申请人提出了申请号为201410412611.7、专利技术名称为“三相极性编码串行接口”的专利技术专利申请案。针对该申请案的第一次审查意见通知书认为存在单一性缺陷，据此，申请人提出本分案申请。
本专利技术大体上涉及高速串行通信。更确切地说，本专利技术涉及用于高速串行通信的三相调制数据编码方案。
技术介绍
在高速串行通信领域，对于不断提高的数据速率的需求持续增长。许多常规高速串行接口系统对于单独的数据信号和时钟信号使用非归零(NRZ)数据编码。然而，数据信号和时钟信号的此分离通常会导致两个信号之间出现偏斜，从而限制了接口的最大可能链路数据速率。通常在串行接口的接收端处使用抗偏斜电路，以消除数据信号与时钟信号之间的偏斜。因此，串行接口的占用面积(realestate)要求和链路启动时间两者均增加，其中后者在接口正以低工作循环间歇性使用以使系统功率消耗最小化时成为不利因素。其它常规串行接口系统因为使用数据信号和选通信号而较不容易受到偏斜的影响，但在高速操作时仍然会遇到偏斜问题。此外，某些集成接收器装置通常建置有较慢的逻辑，因为其为了驱动高电压而具有较大的特征大小。例如用于驱动LCD面板的集成LCD控制器－驱动器电路就有这种情况。因此，将难以为此些使用常规系统的装置实施高速串行接口。因此，需要一种解决常规串行接口系统的上述问题的高速串行接口。另外，需要一种相对于常规系统具有增加的容量和减少的功率消耗的高速串行接口。
技术实现思路
本文中提供一种高速串行接口。在一个方面中，所述高速串行接口使用三相调制数据编码方案来联合地对数据信息和时钟信息进行编码。因此，不再需要接口的接收端处的抗偏斜电路，从而使得链路启动时间减少且链路效率和功率消耗得以改善。在一个实施例中，所述高速串行接口使用比针对数据信息和时钟信息具有单独导体的常规系统少的信号导体。在另一实施例中，所述串行接口允许以任何速度传输数据，而根本无需接收端事先知道传输数据速率。在另一方面中，所述高速串行接口使用极性编码三相调制数据编码方案来联合地对数据信息和时钟信息进行编码。这除了上述优点外，进而通过允许在任何单个波特间隔中传输一个以上位而进一步增加串行接口的链路容量。在又一方面中，使用极性编码三相调制数据编码方案为某些具有较慢逻辑电路的接收器驱动器实施高速串行接口。通过在接口上每次转换编码至少两个位，所述编码方案允许数据转换速率是普通串行数据速率的一半。本文中提供的采用三相调制数据编码方案的高速接口消耗的电流是使用相同驱动器的其它高速接口的一半。这是因为一次只有一个驱动器输出是有效的，而不是像在其它串行接口中常见的情况那样有两个同时有效的输出(例如，数据和时钟或数据和选通)。此功率消耗的减少与采用三相调制数据编码方案的高速接口的以其它串行接口的至少两倍的速率发送数据的能力结合。下文中参考附图详细描述本专利技术的其它实施例、特征和优点以及本专利技术的各种实施例的结构和操作。附图说明附图并入本文中且形成说明书的一部分，附图说明本专利技术，且与描述一起进一步用以阐释本专利技术的原理，并使相关领域的技术人员能够制作和使用本专利技术。图1说明3电平差分数据编码方案中的实例转变。图2说明循环状态图。图3是说明三相调制数据编码方案的实例。图4说明用于实施三相调制数据编码方案的串行接口发射器。图5说明根据三相调制数据编码方案的对应于编码状态的当前流程情景。图6说明用于三相调制数据编码方案的示范性数据恢复电路。图7说明时序偏移对图3的三相调制数据编码方案的影响。图8是极性编码三相调制数据编码方案的实例状态表。图9是说明根据图8的状态图的极性编码三相调制数据编码方案的实例。图10说明印刷布线板上的用于实现三相调制数据编码方案的信号导体的实例实施方案。图11说明电缆中的用于实现三相调制数据编码方案的信号导体的实例实施方案。图12说明极性编码三相调制数据编码方案的实例状态图。图13说明用于极性编码三相调制数据编码方案的示范性数据恢复电路。图14说明图13的实例数据恢复电路的额外电路。图15说明用于对图13和图14的数据恢复电路的输出进行解码的实例数据解码器。将参看附图描述本专利技术。元件首次出现的图通常由对应参考数字中的最左边的数字来指示。具体实施方式本说明书揭示一个或一个以上并入有本专利技术的特征的实施例。所揭示的实施例只是示范说明本专利技术。本专利技术的范围不限于所揭示的实施例。本专利技术由随附权利要求书界定。所描述的实施例及说明书中对“一个实施例”、“实施例”、“实例实施例”等的提及是指示所描述的实施例可包含特定特征、结构或特性，但可能并非每个实施例都必然包含所述特定特征、结构或特性。此外，此些短语未必指代相同实施例。此外，当结合一实施例描述特定特征、结构或特性时，我们认为结合已明确描述或未明确描述的其它实施例实行此些特征、结构或特性是属于所述领域的技术人员的知识范围。本专利技术的实施例可以硬件、固件、软件或其任何组合实施。本专利技术的实施例也可实施为存储在机器可读媒体上的指令，所述指令可由一个或一个以上处理器读取和执行。机器可读媒体可包含任何用于以机器(例如，计算装置)可读取的形式存储或传输信息的机制。举例来说，机器可读媒体可包含只读存储器(ROM)，随机存取存储器(RAM)，磁盘存储媒体，光学存储媒体，快闪存储器装置，电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)等等。此外，本文中可能将固件、软件、例行程序、指令描述为执行特定动作。然而，应明白此些描述只是为了方便，且此些动作事实上起因于计算装置、处理器、控制器或其它装置执行所述固件、软件、例行程序、指令等。关于嵌入时序信息的数据编码如上所述，为了消除数据信号与时钟信号之间的偏斜或对串行接口中的抗偏斜电路的需要，需要联合地对数据信息和时钟信息(或数据信号中的嵌入时序信息)进行编码。用于实现所述目标的一种常用技术是通过使用差分数据编码方案，借此在单个信号的状态转变中联合地编码数据信息和时钟信息。大部分差分数据编码方案是电平差分方案，借此关于数据信号和时钟信号的电平(量值)的变化来界定状态转变。图1说明3电平差分数据编码方案中的实例转变。根据图1的方案，从-V到0的信号电平(电压)转变是逻辑0，从-V到+V的信号电平(电压)转变是逻辑1，从0到-V的信号电平(电压)转变是逻辑0，从0到+V的信号电平(电压)转变是逻辑1，从+V到0的信号电平(电压)转变是逻辑1，且从+V到-V的信号电平(电压)转变是逻辑0。实例转变102和104说明两个信号电平转变，借此信号电平从-V改变成+V。转变102包含从-V到0的第一转变，随后是从0到+V的第二转变，用以传输01数据序列。转变104包含从-V到+V的单个转变，用以传输逻辑1。然而，如图1所示，由于信号转换速率与接收端处的数据恢复电路的响应时间相比较慢，所以转变102和104两者看起来相同，且由恢复电路解释为01。在图1中说明的情况下或者当转换速率比数据恢复电路的响应时间快时，在从+V到-V的转变时发本文档来自技高网...

【技术保护点】
一种用于编码数据的方法，该方法包括：将第一数量的数据比特映射到转换序列，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及在所述多个导线上发射信号，其中，所述信号响应于所述转换序列，其中，所述第一数量和所述第二数量具有不同的整数值。

【技术特征摘要】
2007.03.02 US 11/712,9411.一种用于编码数据的方法，该方法包括：将第一数量的数据比特映射到转换序列，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及在所述多个导线上发射信号，其中，所述信号响应于所述转换序列，其中，所述第一数量和所述第二数量具有不同的整数值。2.根据权利要求1所述的方法，其中，所述转换序列中的每个转换编码非整数数量个数据比特。3.根据权利要求1所述的方法，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。4.根据权利要求1所述的方法，其中，为所述多个导线定义至少六个状态。5.根据权利要求1所述的方法，进一步包括：在所述转换序列中嵌入定时信息从而每个转换编码时钟信息。6.根据权利要求5所述的方法，其中，在所述转换序列中嵌入所述定时信息包括：确定所述多个导线的当前状态；以及提供转换，该转换致使所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间变化，其中，所述下一状态是基于要在从所述多个导线的所述当前状态进行的所述转换中编码的数据的值选择的。7.一种用于编码数据的装置，该装置包括：用于将第一数量的数据比特映射到转换序列的模块，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及用于在所述多个导线上发射信号的模块，其中，所述信号响应于所述转换序列，其中，所述第一数量和所述第二数量具有不同的整数值。8.根据权利要求7所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。9.根据权利要求7所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。10.根据权利要求7所述的装置，其中，为所述多个导线定义至少六个状态。11.根据权利要求7所述的装置，进一步包括：用于在所述转换序列中嵌入定时信息从而每个转换编码时钟信息的模块。12.根据权利要求11所述的装置，其中，所述用于在所述转换序列中嵌入所述定时信息的模块配置以：确定所述多个导线的当前状态；以及提供转换，该转换致使所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间变化，其中，所述下一状态是基于要在从所述多个导线的所述当前状态进行的所述转换中编码的数据的值选择的。13.一种用于编码数据的装置，该装置包括：处理系统，其配置以：将第一数量的数据比特映射到转换序列，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及在所述多个导线上发射信号，其中，所述信号响应于所述转换序列，其中，所述第一数量和所述第二数量具有不同的整数值。14.根据权利要求13所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。15.根据权利要求13所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。16.根据权利要求13所述的装置，其中，为所述多个导线定义至少六个状态。17.根据权利要求13所述的装置，其中，所述处理系统配置以：在所述转换序列中嵌入定时信息从而每个转换编码时钟信息。18.根据权利要求17所述的装置，其中，所述处理系统经配置以通过下述操作来在所述转换序列中嵌入所述定时信息：确定所述多个导线的当前状态；以及提供转换，该转换致使所述多...

【专利技术属性】
技术研发人员：乔治·A·威利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US