一种并行解速率匹配方法和装置制造方法及图纸

本发明专利技术提供一种并行解速率匹配方法和装置，所述方法包括：接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；确认并行进行解子块交织的第一路数；将一循环buffer划分为数量为所述第一路数且等大的RAM；根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或者解打孔；根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。本发明专利技术能够在不增加硬件资源的条件下提高解速率匹配的吞吐率，减少功耗。

Parallel solution rate matching method and device

The invention provides a parallel solution of rate matching method and device, the method comprises: receiving multiple parallel interleaved data input; the interleaving data according to the original code block size add multiple dumb metadata, interleaving and remove the dummy bit after cutting the data, and the data interleaving carry a number of data parameters; confirm the parallel solution first number of sub block interleaving; a buffer cycle divided into number for the first number and size of RAM; according to the data of the number of parameters of the interleaved data is stored into the corresponding RAM, and complete the solution or solutions according to the repeated drilling; the original code block and cyclic buffer size of RAM is stored in a corresponding interleaved data for HARQ treatment; to complete the interleaved data processing HARQ, solution of sub block interleaving parallel through the first way. The invention can improve the throughput rate of the rate matching and reduce the power consumption without increasing the hardware resource.

【技术实现步骤摘要】
一种并行解速率匹配方法和装置
本专利技术涉及移动通信领域，尤其涉及一种并行解速率匹配方法和装置。
技术介绍
在移动通信系统中，为了提高信息传输的成功率，通常需要对信息进行编码处理。然而，编码器的输出与无线通信装置能够在信道上传输的比特数会有所不同，这些通常取决信道资源的分配、无线通信装置的属性或特征和无线通信环境等等。因此，可以通过速率匹配灵活地配置在无线通信信道中需要传输的比特数量，从而与无线通信装置能够在信道中传输的比特数量相匹配。在LTE(LongTermEvolution，长期演进)系统中，采用的是循环缓冲速率匹配，基于循环缓冲区速率匹配的算法由3部分组成，如图1所示。包括比特交织、比特收集和比特裁剪（打孔和重复）3部分。为了提高传输的可靠性，LTE中还加入了各种技术，其中就包括HARQ，当差错严重，已超出译码器的纠错能力时，则让发端重发。针对以上过程，在上行的接收端解速率匹配时，一般都有HARQ合并，解重复解打孔，解子块交织几个步骤。实现中在HARQ合并以及解重复解打孔过程中需要大容量的输入缓存RAM，在解子块交织过程中，需要解子块RAM，并且现有的解子块交织专利中采用串行或者3个子块3路并行的方案，由于在LTE以及后续的通信系统演进中传输的数据流量非常大，译码消耗的时间多，留给解速率匹配的处理时间非常短；在解子块交织过程中，对于大小为k的码块，对于系统比特S，校验1比特P1，校验2比特P2，按照目前广泛采用的3路并行计算的话需要k+4个时钟，消耗较长的处理时间，难以满足LTE以及后续演进通信系统中高吞吐率以及高速传输的要求；而如果采用多套电路并行实现的方式消耗很大的硬件资源。
技术实现思路
本专利技术实施例的目的是提供一种并行解速率匹配方法和装置，在不增加硬件资源的条件下提高解速率匹配的吞吐率，减少功耗。为实现上述目的，本专利技术实施例提供了一种并行解速率匹配方法所述并行解速率匹配方法包括：接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；确认并行进行解子块交织的第一路数；将一循环buffer划分为数量为所述第一路数且等大的RAM；根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或者解打孔；根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。其中，优选地，所述并行进行解子块交织的第一路数T具体为:T=3*2N，其中N为小于6的非负整数。其中，优选地，所述将所述交织数据存储到对应的RAM中具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。其中，优选地，所述并行解速率匹配方法还包括：对所述交织数据进行调整；所述将所述交织数据存储到对应的RAM中具体为将调整后的交织数据，存储到对应的RAM中。其中，优选地，在对所述交织数据进行调整前，所述并行解速率匹配方法还包括：确认将所述交织数据存储到对应的RAM中的起始位置。其中，优选地，所述起始位置K0具体为：其中，为交织数据的行数，Ncb为原始码块的大小，rvidx为冗余版本。其中，优选地，所述对所述交织数据进行调整具体包括：确认所述交织数据并行输入的第二路数；将所述交织数据中的校验比特1和校验比特2分开。其中，优选地，所述对HARQ处理后的交织数据通过并行第一路数进行解子块交织具体包括：生成解子块交织的读地址；通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。其中，优选地，所述读地址具体为消除了哑元数据的读地址。为实现上述目的，本专利技术实施例还提供了一种并行解速率匹配装置，所述并行解速率匹配装置包括：接收模块，用于接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织后并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；解交织路数确认模块，用于确认并行进行解子块交织的第一路数；划分模块，用于将一循环buffer划分为数量为所述第一路数且等大的RAM；存储模块，用于根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时完成解重复或解打孔；HARQ处理模块，用于根据所述原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；解子块交织模块，用于对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。其中，优选地，所述并行进行解子块交织的第一路数T具体为:T=3*2N，其中N为小于6的非负整数。其中，优选地，所述存储模块具体为将所述交织数据中的系统比特、校验1比特和校验2比特按列分别存储到对应的RAM中。其中，优选地，所述并行解速率匹配装置还包括：数据调整模块，用于对所述交织数据进行调整；所述存储模块具体为将调整后的交织数据，存储到对应的RAM中。其中，优选地，在数据调整模块前，所述并行解速率匹配装置还包括：起始位置确认模块，用于确认将所述交织数据存储到对应的RAM中的起始位置。其中，优选地，所述起始位置K0具体为：其中，为交织数据的行数，Ncb为原始码块的大小，rvidx为冗余版本。其中，优选地，所述数据调整模块具体包括：输入路数确认模块，用于确认所述交织数据并行输入的第二路数；校验比特分离模块，用于将所述交织数据中的校验比特1和校验比特2分开。其中，优选地，所述解子块交织模块具体包括：读地址生成模块，用于生成解子块交织的读地址；并行读取模块，用于通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。其中，优选地，所述读地址具体为消除了哑元数据的读地址。本专利技术实施例具有以下有益效果中的至少一项：本专利技术实施例，可以提高解速率匹配的吞吐率，减少功耗；本专利技术实施例，采用缓冲buffer与解交织子块RAM公用的方案，减少了RAM资源的占用；本专利技术实施例，对接收的交织数据进行调整，并根据并行路数将数据存入对应的RAM中，消除了数据读写冲突；本专利技术实施例，引入修正因子，通过解交织地址计算实现最高96路并行解子块交织，大幅度提高了解速率匹配的并行度。附图说明图1为现有技术中LTE速率匹配的结构示意图；图2为本专利技术实施例的解速率匹配方法的流程示意图；图3为S与P1矩阵列号与分块RAM解交织前后的对应关系图；图4为P2矩阵列号与分块RAM解交织前后的对应关系图；图5为S、P1交织前后哑元为4时哑元在矩阵中的位置图；图6为P2交织前后哑元为4时哑元在矩阵中的位置图；图7为S、P1不同哑元下不同列对应的修正因子；图8为P2不同哑元下不同列对应的修正因子；图9为矩阵解交织前列号与解交织后列号对应关系图；图10为本专利技术实施例的解速率匹配装置的结构示意图；图11为本专利技术实施例提供的解速率匹配功能实体的结构示意图；图12为RAM存储分配示意图。具体实施方式为使本专利技术实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。本专利技术实施例的一种并行解速率匹配方法，如图2所示，所述并行解速率匹配方法包括：步骤21，接收多路并行输入的交织数据；所述交织数据为根本文档来自技高网...

【技术保护点】
一种并行解速率匹配方法，其特征在于，所述并行解速率匹配方法包括：接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；确认并行进行解子块交织的第一路数；将一循环buffer划分为数量为所述第一路数且等大的RAM；根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时进行解重复或解打孔；根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。

【技术特征摘要】
1.一种并行解速率匹配方法，其特征在于，所述并行解速率匹配方法包括：接收多路并行输入的交织数据；所述交织数据为根据原始码块大小添加了多个哑元数据后，进行交织并剔除哑元后进行比特裁剪得到的数据，且所述交织数据中携带一数据个数参数；确认并行进行解子块交织的第一路数；将一循环buffer划分为数量为所述第一路数且等大的RAM；根据所述数据个数参数将所述交织数据存储到对应的RAM中，同时进行解重复或解打孔；根据原始码块和循环buffer的大小，对存储在对应RAM中的交织数据进行HARQ处理；对完成HARQ处理的交织数据，通过并行第一路数进行解子块交织。2.如权利要求1所述的并行解速率匹配方法，其特征在于，所述并行进行解子块交织的第一路数T具体为:T＝3*2N，其中N为小于6的非负整数。3.如权利要求1所述的并行解速率匹配方法，其特征在于，所述将所述交织数据存储到对应的RAM中具体为将所述交织数据中的系统比特、校验1比特和校验2比特，按列分别存储到对应的RAM中。4.如权利要求1所述的并行解速率匹配方法，其特征在于，还包括：对所述交织数据进行调整；所述将所述交织数据存储到对应的RAM中具体为将调整后的交织数据，存储到对应的RAM中。5.如权利要求4所述的并行解速率匹配方法，其特征在于，在对所述交织数据进行调整前，还包括：确认将所述交织数据存储到对应的RAM中的起始位置。6.如权利要求5所述的并行解速率匹配方法，其特征在于，所述起始位置K0具体为：其中，为交织数据的行数，Ncb为原始码块大小，rvidx为冗余版本。7.如权利要求5或6所述的并行解速率匹配方法，其特征在于，所述对所述交织数据进行调整具体包括：确认所述交织数据并行输入的第二路数；将所述交织数据中的校验比特1和校验比特2分开。8.如权利要求1所述的并行解速率匹配方法，其特征在于，所述对HARQ处理后的交织数据通过并行第一路数进行解子块交织具体包括：生成解子块交织的读地址；通过并行第一路数，并根据所述解子块交织读地址将交织数据从对应的RAM中读取出来。9.如权利要求8所述的并行解速率匹配方法，其特征在于，所述读地址具体为消除了哑元数据的读地址。10.一种并行解速率匹配装置，其特征在于，所述并行解速率匹配装置包括：接收模块...

【专利技术属性】
技术研发人员：刘德福，任博，张磊，温子瑜，
申请(专利权)人：中兴通讯股份有限公司，深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44