字线译码电路和存储器制造技术

一种字线译码电路和存储器，字线译码电路包括：电压检测电路，适于比较擦除电压与阈值以输出检测电压；译码偏置电压产生电路，适于根据检测电压产生译码偏置电压；字线偏置电压产生电路，适于根据检测电压产生字线偏置电压；当擦除电压大于等于阈值时，译码偏置电压和字线偏置电压均被上拉至第一电源电压，当擦除电压小于阈值时，译码偏置电压和字线偏置电压被下拉至地线电压，第一电源电压大于地线电压；译码电路，适于接收擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；选择电路，适于根据译码结果，在擦除电压和字线偏置电压中选择其中一个作为字线信号。本发明专利技术方案在保证译码准确性的同时节约了功耗。

Word line decoding circuit and memory

A word line decoder circuit and memory, word line decoder circuit includes a voltage detection circuit, suitable for comparison with the erase voltage to output a detection threshold voltage; decoding bias voltage generating circuit for generating a bias voltage according to the voltage detection and decoding; word line bias voltage generating circuit for generating word line bias voltage according to the voltage when the detection; the erase voltage is greater than or equal to the threshold, decoding bias voltage and word line bias voltage is up to the first power supply voltage when the erase voltage is less than the threshold, decoding bias voltage and word line bias voltage down to ground voltage, the first power supply voltage is greater than the ground voltage; decoding circuit, suitable for receiving and decoding the erase voltage bias voltage the data signal is decoded to output the decoding result; a selection circuit is adapted according to the decoding results in an erase voltage and word line bias One of the selected voltages is used as the word line signal. The scheme saves power consumption while ensuring the accuracy of the decoding.

【技术实现步骤摘要】
字线译码电路和存储器
本专利技术涉及存储器设计领域，特别涉及一种字线译码电路和存储器。
技术介绍
存储器(Memory)是计算机系统中的记忆设备，用于存储程序和数据。一般而言，存储器可以分为随机存取存储器(RandomAccessMemory，RAM)、只读存储器(Read-OnlyMemory，ROM)和可随意读写又可在断电后保持设备中数据不变的混合存储器。其中，混合存储器可以包括如电可擦可编程只读存储器(ElectricallyErasableProgrammableRead-OnlyMemory，EEPROM)、非易失性随机访问存储器(Non-VolatileRandomAccessMemory，NVRAM)和闪存(Flash)等。Flash由于其快速擦除的特点，受到了广泛的应用。存储器的读、写、擦除是最为常规的几种存储器操作。在对存储器进行擦除操作时，需要设计字线译码电路，根据数据信号(如地址信号)生成译码结果以指示对存储器中的哪个或者哪些存储单元进行擦除，并且将擦除电压传输至被擦除的存储单元的字线上，也即使得被擦除的存储单元所接收字线信号的幅度等于所述擦除电压。一般擦除电压高达约12V，而存储器芯片内的MOS管需要承受从12V至地线电压0V的高压差，这对MOS管的击穿电压具有一定的挑战，当MOS管的击穿电压较低时，承受高压差将会使得MOS管的漏电流较大，进而影响MOS管性能。因此，在现有技术的字线译码电路一般选取高于地线电压的电源电压，例如2.5V，取代地线电压为字线译码电路供电，可以使得字线译码电路中的MOS管承受的压差降低。然而，在做出以上改进的同时，现有技术很难兼顾字线译码电路的功耗和译码准确性。
技术实现思路
本专利技术解决的技术问题是在降低字线译码电路内部MOS管承受压差时，如何兼顾存储器字线译码的译码准确性和低功耗。为解决上述技术问题，本专利技术实施例提供一种字线译码电路，包括：电压检测电路，适于比较擦除电压与阈值以输出检测电压；译码偏置电压产生电路，适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；字线偏置电压产生电路，适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；译码电路，适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；选择电路，适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。可选地，所述译码偏置电压产生电路对所述译码偏置电压的下拉能力强于所述字线偏置电压产生对所述字线偏置电压的下拉能力。可选地，所述译码偏置电压产生电路包括：第一反相器，其输入端接收所述检测电压，其输出端输出所述译码偏置电压，其第一电源端接收所述第一电源电压，其第二电源端接收所述地线电压。可选地，所述字线偏置电压产生电路包括：第二反相器，其输入端接收所述检测电压，其输出端输出所述字线偏置电压，其第一电源端接收所述第一电源电压，其第二电源端耦接下拉电路；所述下拉电路，其控制端接收偏置电压，当所述擦除电压小于所述阈值时，适于根据所述偏置电压产生下拉所述字线偏置电压至所述地线电压的电流。可选地，所述第二反相器包括：第一PMOS管，其源极接收所述第一电源电压；第一NMOS管，其栅极耦接所述第一PMOS管的栅极并接收所述检测电压，其漏极耦接所述第一PMOS管的漏极并输出所述字线偏置电压，其源极耦接所述下拉电路；所述下拉电路包括：第二NMOS管，其栅极接收所述偏置电压，其漏极耦接所述第一NMOS管的源极，其源极接地。可选地，所述数据信号包括第一数据信号和第二数据信号；当所述第一数据信号为第一逻辑电平，所述第二数据信号为不同于第一逻辑电平的第二逻辑电平时，所述选择电路输出所述擦除电压作为所述字线信号；当所述第一数据信号为所述第二逻辑电平，所述第二数据信号为所述第一逻辑电平时，所述选择电路输出所述字线偏置电压作为所述字线信号。可选地，所述译码电路包括：第一开关电路，其控制端接收所述第一数据信号；第二开关电路，其控制端接收所述第二数据信号，其第一端耦接所述第一开关电路的第一端并接收所述译码偏置电压；锁存电路，其第一电源端接收所述擦除电压，其第二电源端接收所述第一电源电压，具有第一锁存点和第二锁存点，所述第一锁存点耦接所述第一开关电路的第二端，所述第二锁存点耦接所述第二开关电路的第二端，所述第一锁存点和第二锁存点的逻辑电平指示所述译码结果。可选地，所述第一开关电路包括：第三NMOS管，其栅极耦接所述第一开关电路的控制端，其源极耦接所述第一开关电路的第一端，其漏极耦接所述第一开关电路的第二端；所述第二开关电路包括：第四NMOS管，其栅极耦接所述第二开关电路的控制端，其源极耦接所述第二开关电路的第一端，其漏极耦接所述第二开关电路的第二端。可选地，所述字线译码电路还包括：电平调整电路，适于对所述检测电压进行电平转换。为解决上述技术问题，本专利技术实施例还提供一种存储器，包括以上所述的字线译码电路。可选地，所述存储器为闪存。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术实施例提供一种字线译码电路，可以包括：电压检测电路、译码偏置电压产生电路、字线偏置电压产生电路、译码电路和选择电路。其中，所述电压检测电路适于比较擦除电压与阈值以输出检测电压；所述译码偏置电压产生电路适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；所述字线偏置电压产生电路适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；所述译码电路适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；所述选择电路适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。在本实施例中，对译码电路和选择电路所需要的偏置电压分别设置不同的电压产生电路，以使得需要对二者所需要的偏置电压进行下拉时，可以灵活调整二者的下拉能力，使得在保证译码准确性的同时保证电路的低功耗特性成为可能。例如可以设置所述译码偏置电压产生电路对所述译码偏置电压的下拉能力强于所述字线偏置电压产生电路对所述字线偏置电压的下拉能力。进一步而言，所述字线偏置电压产生电路包括：第二反相器和下拉电路。其中，所述下拉电路的控制端接收偏置电压，当所述擦除电压小于所述阈值时，适于根据所述偏置电压产生下拉所述字线偏置电压至所述地线电压的电流，所述下拉电路的下拉能力是可控的，使得本专利技术实施例字线译码电路的功耗灵活可控，例如，可以通过降低所述下拉电路的下拉能力以保证所述字线译码电路的低功耗。附图说明图1是一种字线译码电路的示意性结构框图。图2是本专利技术实施例一种字线译码电路的示本文档来自技高网...

【技术保护点】
一种字线译码电路，其特征在于，包括：电压检测电路，适于比较擦除电压与阈值以输出检测电压；译码偏置电压产生电路，适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；字线偏置电压产生电路，适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；译码电路，适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；选择电路，适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。

【技术特征摘要】
1.一种字线译码电路，其特征在于，包括：电压检测电路，适于比较擦除电压与阈值以输出检测电压；译码偏置电压产生电路，适于根据所述检测电压产生译码偏置电压，当所述擦除电压大于等于所述阈值时，所述译码偏置电压被上拉至第一电源电压，当所述擦除电压小于所述阈值时，所述译码偏置电压被下拉至地线电压，所述第一电源电压大于所述地线电压；字线偏置电压产生电路，适于根据所述检测电压产生字线偏置电压，当所述擦除电压大于等于所述阈值时，所述字线偏置电压被上拉至所述第一电源电压，当所述擦除电压小于所述阈值时，所述字线偏置电压被下拉至所述地线电压；译码电路，适于接收所述擦除电压和译码偏置电压，对数据信号进行译码以输出译码结果；选择电路，适于根据所述译码结果，在所述擦除电压和字线偏置电压中选择其中一个作为字线信号。2.根据权利要求1所述的字线译码电路，其特征在于，所述译码偏置电压产生电路对所述译码偏置电压的下拉能力强于所述字线偏置电压产生对所述字线偏置电压的下拉能力。3.根据权利要求1或2所述的字线译码电路，其特征在于，所述译码偏置电压产生电路包括：第一反相器，其输入端接收所述检测电压，其输出端输出所述译码偏置电压，其第一电源端接收所述第一电源电压，其第二电源端接收所述地线电压。4.根据权利要求1或2所述的字线译码电路，其特征在于，所述字线偏置电压产生电路包括：第二反相器，其输入端接收所述检测电压，其输出端输出所述字线偏置电压，其第一电源端接收所述第一电源电压，其第二电源端耦接下拉电路；所述下拉电路，其控制端接收偏置电压，当所述擦除电压小于所述阈值时，适于根据所述偏置电压产生下拉所述字线偏置电压至所述地线电压的电流。5.根据权利要求4所述的字线译码电路，其特征在于，所述第二反相器包括：第一PMOS管，其源极接收所述第一电源电压；第一NMOS管，其栅极耦接所述第一PMOS管的栅极并接收所述检测电压，其漏...

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31