基于软件自测试技术的慢速外设高效测试架构及方法技术

本发明专利技术公开了基于软件自测试技术的慢速外设高效测试架构及方法，属于处理器测试的技术领域。本发明专利技术采用伪随机数生成程序模拟线性反馈移位寄存器以生成满足各慢速测试要求的测试图形，消除了增加额外特定测试硬件电路的需求，可灵活配置本原多项式，运用微处理器自身指令集完成测试图形的产生和施加，并依据长等待测试组优先测试原则排列各慢速外设测试组的测试顺序，使得多个外设的总测试时间能够尽量地缩减，提高处理器的空闲利用率。

Architecture and method for efficient test of slow peripheral based on software self testing technology

The invention discloses a slow peripheral efficient test architecture and a method based on software self testing technology, which belongs to the technical field of the processor test. The invention adopts the pseudo random number generation program to simulate the linear feedback shift register to generate test patterns meet the testing requirements of the slow, eliminates the additional specific test hardware needs, flexible configuration and primitive polynomial, using their own microprocessor instruction set to complete the test pattern generation and application, and based on the long wait for the test sequence of test group preference test the principle of arranging each slow peripheral test group, the total test time of multiple peripherals to try to reduce, increase the utilization rate of the processor idle.

【技术实现步骤摘要】

本专利技术公开电路基于软件自测试技术的慢速外设高效测试架构及方法，属于处理器测试的

技术介绍
慢速外设的测试是处理器系统测试的研究方向之一。慢速外设的时钟频率远远低于处理器时钟频率导致处理器在测试慢速外设时长时间处于空闲阶段。现有的慢速外设(如：UART、I2C、SPI)的时钟频率远低于处理器的时钟频率，例如，处理器的时钟为100M，而外设时钟只有10M、20M，甚至更低。同时又由于采用的是串行的数据传输方式，上述原因导致处理器与这类外设之间进行数据传输时所需等待的时间过长，严重限制了处理器的高速处理性能，也影响了慢速外设的测试效率。传统的内建自测试、边界扫描技术等，除了需要增加硬件电路开销以外，还有随之而来的功耗开销，同时缺乏灵活的可扩展性。软件自测试技术是利用处理器可编程资源来运行规范的程序以实现测试处理的一种新型处理器测试技术，本专利技术旨在提出一种新型的基于软件自测试技术的慢速外设高效测试架构及方法。
技术实现思路
本专利技术的专利技术目的是针对上述
技术介绍
的不足，提供基于软件自测试技术的慢速外设高效测试架构及方法，无需另外添加的伪随机数发生器电路，同时利用测试调度算法合理、高效地实现慢速外设的测试，解决了现有慢速外设测试功耗大、可扩展性差的技术问题。本专利技术为实现上述专利技术目的采用如下技术方案：基于软件自测试技术的慢速外设高效测试架构为具有软件自测功能的微处理器系统，所述微处理器系统包含：ROM，存储测试向量生成程序以及测试调度程序；微处理器核，调用测试向量生成程序以产生符合各慢速外设测试要求的测试向量集，调用测试调度程序生成用于调整测试地址、调用测试向量生成程序、按照长等待测试组优先测试原则生成测试向量施加顺序、按序施加测试向量、按序收集测试响应数据的测试指令；RAM，存储微处理器核生成的测试向量集以及慢速外设反馈的测试响应数据。基于软件自测试技术的慢速外设高效测试方法，采用上述架构实现，具体为：根据慢速外设外部特性生成测试向量集，基于微处理器系统自身指令集生成测试指令，对测试指令进行取指、译码、执行、访存、回写处理以实现测试向量的施加，根据长等待测试组优先测试的原则对外挂在总线上的慢速外设依次进行测试。基于软件自测试技术的慢速外设高效测试方法中，根据慢速外设外部特性生成测试向量集的方法为：根据被测慢速外设的特性分析并选取线性反馈移位寄存器的初始状态、本原多项式，调用伪随机数发生程序模拟线性反馈移位寄存器以生成位宽满足各慢速测试要求的伪随机数，满足各慢速测试要求的伪随机数组成测试向量集。基于软件自测试技术的慢速外设高效测试方法中，基于微处理器系统自身指令集生成测试指令通过修改或添加微处理器系统自身指令集中的定制指令实现。基于软件自测试技术的慢速外设高效测试方法中，根据长等待测试组优先测试的原则对外挂在总线上的慢速外设依次进行测试的方法为：首先，安排等待时间最长的测试组进行测试；接着，当等待时间次长的测试组在等待时间最长的测试组中各测试行为执行时间的间隔中能够完成时，在所述时间间隔中将等待时间次长的测试组中各测试行为安排在紧邻等待时间最长测试组中对应测试行的空闲时钟，否则，将等待时间次长的测试组中各测试行为安排在等待时间最长测试组中对应测试行完成后的第一个空闲时钟，依次类推，完成所有测试组执行顺序的排列；最后，按测试组执行顺序依次向外挂在总线上的慢速外设传输测试指令，并按序取回各慢速外设的测试响应数据。本专利技术采用上述技术方案，具有以下有益效果：(1)本专利技术提出了一种无需增加额外特定测试硬件电路即可实现慢速外设高效测试的架构，减小了系统开销；(2)采用伪随机数生成程序模拟线性反馈移位寄存器以生成满足各慢速测试要求的测试图形，消除了增加额外特定测试硬件电路的需求，可灵活配置本原多项式，运用微处理器自身指令集完成测试图形的产生和施加，并依据长等待测试组优先测试原则排列各慢速外设测试组的测试顺序，使得多个外设的总测试时间能够尽量地缩减，提高处理器的空闲利用率。附图说明图1为基于软件自测的慢速设备测试系统整体框图。图2为测试流程图。图3为长等待外设测试调度算法的伪代码。图4为长等待调度算法框图。具体实施方式下面详细描述本专利技术的实施方式，下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。为便于对本专利技术实施例的理解，下面将结合附图以几个具体实施例为例做进一步的解释说明，且各个实施例并不构成对本专利技术实施例的限定。本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本专利技术所必须的。基于软件自测试的慢速外设高效测试架构由微处理器核和慢速外设挂接在外部总线上形成。外设的测试向量由微处理器核产生；根据长等待测试组优先测试的原则，微处理器核通过外部总线控制测试图形施加于各自对应的慢速外设的顺序，并有序地取回外设反馈的测试响应数据，存储测试向量以及测试响应数据于指定的数据RAM中，从而实现慢速外设的高效测试。这种测试架构基于紧凑的微处理器系统搭建而成。这个处理器系统包括微处理器核、外部总线、ROM以及RAM，慢速外设挂接在外部总线上，微处理器核与慢速外设的数据交互通过总线接口得以实现，ROM存储了控制整个测试流程的测试调度程序，RAM存储了施加于被测外设的测试向量和被测外设的测试响应数据。而微处理器核内部是五级流水线工作，每一条指令都包括取指、译码、执行、访存和回写五个阶段，其中，取指阶段负责根据微处理器核的运行状态取得微处理器核执行的每一条用于测试外设的指令，设计的测试程序通过编译器编译后生成测试指令，测试指令存储在指令存储器中；译码阶段将测试指令翻译成微处理器核能够执行的测试行为，并传输数据和控制信号至其它阶段；执行阶段根据测试指令的要求执行操作数，比如，测试地址的循环叠加和循环递减、测试数据的配置、外设存取的数据传输等；访存阶段负责存储各个外设的测试图形，同时管理微处理器核与外设的接口；回写阶段根据测试指令，在执行阶段的执行结果和访存阶段读取的测试图形之间进行选择，将结果送回目标寄存器。在测试外设时，处理器按照测试执行程序的测试指令从总线上读写数据，以便完成慢速外设的测试。以图1所给出的慢速外设测试系统框图为基础，阐述基于软件自测试的慢速外设高速测试方法，测试方法流程图如图2所示：首先，准备测试：根据伪随机数发生器电路的原理编写测试向量生成程序，测试向量生成程序能产生符合各慢速外设测试要求的不同位宽的测试向量；根据被测外设的个数、独立测试时间长度编写测试调度程序，测试调度程序能够变化测试地址、调用测试向量生成程序，按照长等待测试组优先的原则(伪代码如图3所示)生成微处理器向各外设施加测试图像的顺序，微处理器核调度该程序后向各慢速外设按序施加测试图像并按序取回各慢速外设的测试响应数据；设计好的测试调度程度通过编译器编译后产生微处理器核能够执行的二进制代码(即为测试指令)，下载测试向量生成程序以及测试指令到指令ROM；接着，激活测试：微处理器核读取各慢速外设的测试特征信号(特征信号表明了线性反馈移位寄存器的初始图形以及本原多项式)，慢速外设的数量决定了测试向量的数量，从指令ROM中调用测试向量生成程序(软件模拟线性反馈移位寄存器电路)以产生各本文档来自技高网...

【技术保护点】
基于软件自测试技术的慢速外设高效测试架构，其特征在于，所述测试架构为具有软件自测功能的微处理器系统，所述微处理器系统包含：ROM，存储测试向量生成程序以及测试调度程序；微处理器核，调用测试向量生成程序以产生符合各慢速外设测试要求的测试向量集，调用测试调度程序生成用于调整测试地址、调用测试向量生成程序、按照长等待测试组优先测试原则生成测试向量施加顺序、按序施加测试向量、按序收集测试响应数据的测试指令；RAM，存储微处理器核生成的测试向量集以及慢速外设反馈的测试响应数据。

【技术特征摘要】
1.基于软件自测试技术的慢速外设高效测试架构，其特征在于，所述测试架构为具有软件自测功能的微处理器系统，所述微处理器系统包含：ROM，存储测试向量生成程序以及测试调度程序；微处理器核，调用测试向量生成程序以产生符合各慢速外设测试要求的测试向量集，调用测试调度程序生成用于调整测试地址、调用测试向量生成程序、按照长等待测试组优先测试原则生成测试向量施加顺序、按序施加测试向量、按序收集测试响应数据的测试指令；RAM，存储微处理器核生成的测试向量集以及慢速外设反馈的测试响应数据。2.基于软件自测试技术的慢速外设高效测试方法，其特征在于，采用权利要求1所述架构实现，具体为：根据慢速外设外部特性生成测试向量集，基于微处理器系统自身指令集生成测试指令，对测试指令进行取指、译码、执行、访存、回写处理以实现测试向量的施加，根据长等待测试组优先测试的原则对外挂在总线上的慢速外设依次进行测试。3.根据权利要求2所述基于软件自测试技术的慢速外设高效测试方法，其特征在于，根据慢速外设外部特性生成测试向量集的方法为：根据被测慢速外设的特性分析并选取线性反馈移位寄...

【专利技术属性】
技术研发人员：张颖，凌云辉，陈鑫，陆禹帆，张越，张逸凡，邱操，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：江苏;32