本发明专利技术公开了一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统，包括若干路ADC采样芯片、高速ADC数据接收模块、跨时钟处理模块、全局时钟模块、本地数控振荡器和多通道数字抽取滤波器。传统的FPGA设计工作频率很难突破200MHz，而本发明专利技术则对正交下变频的核心部分数控振荡器NCO和数字抽取滤波器均进行了改进，并通过对FPGA的布局布线施加合理的约束，在主流FPGA器件上可保证最高采样速率达500Msps以上，输出基带数据率125MHz以上，而且可以同时支持多路ADC数据并行采样，以适应多通道数据接收场合。
【技术实现步骤摘要】
本专利技术涉及数字通信及雷达信号处理领域，具体涉及一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统。
技术介绍
FPGA是现场可编程门阵列（Field Programmable Gate Array）的英文简称，它包含了大量的可编程资源，包括查找表LUT、寄存器、存储器、硬件乘法器、锁相环等。FPGA芯片内部的可编程资源可以实现并行工作，因而具有极其强大的处理能力，其运算能力可达传统CPU的数百倍甚至更高。也正因此，在许多信号处理平台中，FPGA承担着运算与调度核心的功能，其主要开发手段则依赖于硬件描述语言（以下简称HDL），目前市面上主要的FPGA芯片生产商为Xilinx公司和Altera公司。数字正交下变频技术是通信及雷达领域中数字接收机的核心部件，它主要完成对模数转换芯片(Analog to Digital Converter，以下简称ADC)输出的高速数字中频信号的接收、移频和正交化，并配合抽取滤波器最终输出合适码流速率的复基带信号供后续模块进一步处理。近年来，随着电子技术的飞速发展，各种宽带、超宽带通信/雷达系统层出不穷。相应地，为了满足带通采样定理的要求，ADC采样频率也越来越高，目前，许多数字接收机中ADC采样频率已经从早期的数十MHz迅速增长至数百MHz以上，当采样率低于100MHz时，采用主流的FPGA器件可顺利完成ADC采样数据接收及处理，但当采样频率进一步提高时，受制于FPGA的工作主频限制（典型的FPGA主频范围大约为50-150MHz），此时仍采用FPGA接收ADC数据并进行正交下变频的设计难度就大大增加，很多情况下只能采用专用的数字下变频集成电路ASIC完成，而ASIC由于基本不具备可编程能力，无力满足系统升级及参数动态调整的需要，因此，基于FPGA平台，设计具备超高速采样及正交下变频能力的数字接收机具有很强的现实意义。
技术实现思路
本专利技术要解决的技术问题是提供一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统，本专利技术解决了当采样频率高于100MHz时采用FPGA接收ADC数据并进行正交下变频的设计难度大的技术问题。本专利技术通过以下技术方案实现：一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法，包括如下步骤：步骤一、每路ADC芯片进行模数转换，并将采样后的数据伴随相应的同步时钟信号，以并行同步传输的方式进入高速ADC数据接收模块；步骤二、高速ADC数据接收模块采用DDR接收原语，接收DDR模式的数据并转换为SDR模式的数据，输出两组ADC数据信号和一组ADC时钟信号；步骤三、两组ADC数据信号和一组ADC时钟信号进入跨时钟域处理模块完成跨时钟域同步化处理，将两组ADC数据信号同步至全局时钟信号下，并在全局时钟模块的驱动下，每个时钟上升沿均输出两组同步后的ADC数据，这两组同步后的ADC数据在真实时间尺度上相差一个采样周期；步骤四、本地数控振荡器采用工作频率为250MHz的DDS IP核输出四路数字本振信号，具体步骤如下：步骤401） 先采用工作频率为250MHz的DDS IP核得到公式(2)的偶数点输出； （2）步骤402）然后使用公式(5)所示的常系数乘法运算得到公式(2)的奇数点输出，实现了等效于500MHz工作频率的本地数控振荡器。 （5）步骤五、两组同步后的ADC数据通过乘法器与本地数控振荡器输出的四路数字本振信号分别相乘，进行数字域的频率搬移，得到两组ADC正交化数据，这两组ADC正交化数据在真实时间尺度上也相差一个采样周期；步骤六、两组ADC正交化数据通过数字滤波器进行滤波处理，输出零中频基带信号，同时通过数据抽取处理降低输出数据速率，具体步骤如下：步骤601） 进入滤波器的两路并行数据流首先进入一个读写时钟独立的异步FIFO作进一步降速处理，输出四路并行数据，每相邻2路数据之间在真实时间尺度上相差一个采样周期；步骤602） 四路并行数据各自进入相应的移位寄存器阵列，每来一个时钟沿将数据右移一次；步骤603） 将四组移位寄存器阵列和四组FIR滤波系数阵列的对应数据分别相乘并作累加处理。步骤一所述ADC芯片为单通道或多通道，采用并行LVDS差分接口。步骤二所述DDR接收原语为SAME_EDGE_PIPELINED mode的IDDR原语。步骤三所述跨时钟域处理模块采用了FPGA的分布式存储器作为跨时钟域数据转换的缓冲区，根据ADC采样数据端口的引脚位置，选择距离该引脚最近的分布式RAM位置作为对应该比特的跨时钟域缓冲区。一种在FPGA中实现超高速数字正交下变频及抽取滤波的系统，包括若干路ADC采样芯片、高速ADC数据接收模块、跨时钟处理模块、全局时钟模块、本地数控振荡器和多通道数字抽取滤波器，所述ADC采样芯片完成高速模数转换，并将采样后的数据伴随相应的同步时钟信号，以并行同步传输的方式进入高速ADC数据接收模块；所述高速ADC数据接收模块采用DDR接收原语，接收DDR模式的数据并转换为SDR模式的数据，输出两组ADC数据信号和一组ADC时钟信号；所述跨时钟域处理模块对两组ADC数据信号和一组ADC时钟信号进行跨时钟域同步化处理，将两组ADC数据信号同步至全局时钟信号下，并在全局时钟模块的驱动下，每个时钟上升沿均输出两组同步后的ADC数据；所述本地数控振荡器输出四路数字本振信号，两组同步后的ADC数据分别通过四个乘法器与四路数字本振信号分别相乘，完成数字域的频率搬移功能，得到两组ADC正交化数据；所述多通道数字抽取滤波器对上述两组ADC正交化数据进行滤波处理，输出零中频基带信号，同时进行数据抽取处理，降低输出数据率。本专利技术与现有技术相比，具有以下明显优点：传统的FPGA设计工作频率很难突破200MHz，而本专利技术则对正交下变频的核心部分数控振荡器NCO（Numerically Controlled Oscillator）和数字抽取滤波器均进行了改进，并通过对FPGA的布局布线施加合理的约束，在主流FPGA器件上可保证最高采样速率达500Msps以上，输出基带数据率125MHz以上，而且可以同时支持多路ADC数据并行采样，以适应多通道数据接收场合。本专利技术的有益效果在于，本专利技术提供的在FPGA中实现超高速数字采样及正交下变频抽取滤波器的方法设计了一种支持DDR模式的高速ADC数据接收模块，可有效支持目前市面上多家公司的超高速ADC芯片，并为其设计了巧妙的跨时钟域处理措施，同时对传统的数控振荡器和抽取滤波器均进行了改进，实现了较低频率下完成500MHz采样数据的正交化及抽取滤波处理。整个系统可达到500MHz采样率下稳定接收及处理数据的要求，而且由于对关键模块施加了位置约束可，保证了产品时序性能不受后期代码调试、修改、以及高低温变化的影响。采用本专利技术后，可使一些此前只能通过专用ASIC芯片才能完成的系统改用更具灵活性的FPGA完成，进而极大地提高产品的可升级性，缩短产品设计开发周期。附图说明图1为本专利技术的整体结构示意图；图2为高速ADC数据接收模块输出数据时序图；图3为OPPOSITE_EDGE mode工作时序图；图4为SAME_EDGE mode工作时序图；图5为SAME_EDGE_PIPELIN本文档来自技高网...
【技术保护点】
一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法，其特征在于：包括如下步骤：步骤一、每路ADC芯片进行模数转换，并将采样后的数据伴随相应的同步时钟信号，以并行同步传输的方式进入高速ADC数据接收模块；步骤二、高速ADC数据接收模块采用DDR接收原语，接收DDR模式的数据并转换为SDR模式的数据，输出两组ADC数据信号和一组ADC时钟信号；步骤三、两组ADC数据信号和一组ADC时钟信号进入跨时钟域处理模块完成跨时钟域同步化处理，将两组ADC数据信号同步至全局时钟信号下，并在全局时钟模块的驱动下，每个时钟上升沿均输出两组同步后的ADC数据，这两组同步后的ADC数据在真实时间尺度上相差一个采样周期；步骤四、本地数控振荡器采用工作频率为250MHz的DDS IP核输出四路数字本振信号，具体步骤如下：步骤401） 先采用工作频率为250MHz的DDS IP核得到公式(2)的偶数点输出；（2）步骤402）然后使用公式(5)所示的常系数乘法运算得到公式(2)的奇数点输出，实现了等效于500MHz工作频率的本地数控振荡器；（5）步骤五、两组同步后的ADC数据通过乘法器与本地数控振荡器输出的四路数字本振信号分别相乘，进行数字域的频率搬移，得到两组ADC正交化数据，这两组ADC正交化数据在真实时间尺度上也相差一个采样周期；步骤六、两组ADC正交化数据通过数字滤波器进行滤波处理，输出零中频基带信号，同时通过数据抽取处理降低输出数据速率，具体步骤如下：步骤601） 进入滤波器的两路并行数据流首先进入一个读写时钟独立的异步FIFO作进一步降速处理，输出四路并行数据，每相邻2路数据之间在真实时间尺度上相差一个采样周期；步骤602） 四路并行数据各自进入相应的移位寄存器阵列，每来一个时钟沿将数据右移一次；步骤603） 将四组移位寄存器阵列和四组FIR滤波系数阵列的对应数据分别相乘并作累加处理。...
【技术特征摘要】
1.一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法，其特征在于：包括如下步骤：步骤一、每路ADC芯片进行模数转换，并将采样后的数据伴随相应的同步时钟信号，以并行同步传输的方式进入高速ADC数据接收模块；步骤二、高速ADC数据接收模块采用DDR接收原语，接收DDR模式的数据并转换为SDR模式的数据，输出两组ADC数据信号和一组ADC时钟信号；步骤三、两组ADC数据信号和一组ADC时钟信号进入跨时钟域处理模块完成跨时钟域同步化处理，将两组ADC数据信号同步至全局时钟信号下，并在全局时钟模块的驱动下，每个时钟上升沿均输出两组同步后的ADC数据，这两组同步后的ADC数据在真实时间尺度上相差一个采样周期；步骤四、本地数控振荡器采用工作频率为250MHz的DDS IP核输出四路数字本振信号，具体步骤如下：步骤401） 先采用工作频率为250MHz的DDS IP核得到公式(2)的偶数点输出； （2）步骤402）然后使用公式(5)所示的常系数乘法运算得到公式(2)的奇数点输出，实现了等效于500MHz工作频率的本地数控振荡器； （5）步骤五、两组同步后的ADC数据通过乘法器与本地数控振荡器输出的四路数字本振信号分别相乘，进行数字域的频率搬移，得到两组ADC正交化数据，这两组ADC正交化数据在真实时间尺度上也相差一个采样周期；步骤六、两组ADC正交化数据通过数字滤波器进行滤波处理，输出零中频基带信号，同时通过数据抽取处理降低输出数据速率，具体步骤如下：步骤601） 进入滤波器的两路并行数据流首先进入一个读写时钟独立的异步FIFO作进一步降速处理，输出四路并行数据，每相邻2路数据之间在真实时间尺度上相差一个采样周期；步骤602） 四路并行数据各自进入相应的移位寄存器阵列，每来一个时钟沿将数据右移一次；步骤603） 将四组移位寄存器阵列和四组FIR滤波系数阵列的对应数据分...
【专利技术属性】
技术研发人员：王鹏，龚克，涂友超，徐涛，康鑫，向磊，连帅彬，余大庆，
申请(专利权)人：信阳师范学院，
类型：发明
国别省市：河南;41
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