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本发明涉及FPGA测试技术领域，具体涉及一种FPGA跨时钟分析检测方法；将Verilog和VHDL模块源文件输入到解析器模块，对HDL代码进行语法分析，并进行逻辑综合，生成网表数据；根据网表数据，分析设计中的时钟域，提取设计时钟信号、分析内...
该专利属于成都迪真计算机科技有限公司所有，仅供学习研究参考，未经过成都迪真计算机科技有限公司授权不得商用。

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