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本公开涉及用于最小化集成电路封装中的机械应力的金属层图案化。一种用于形成制造的集成电路器件的方法包括：在半导体衬底上图案化集成电路；形成电耦合到集成电路的接合焊盘；以及形成电接合在接合焊盘与制造的集成电路器件的目标凸点下方形成的凸点下金属之...
该专利属于思睿逻辑国际半导体有限公司所有，仅供学习研究参考，未经过思睿逻辑国际半导体有限公司授权不得商用。

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