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本发明公开了一种Ｄ锁存器和应用该Ｄ锁存器的５０％占空比三分频器，Ｄ锁存器由相位切换控制模块控制时钟触发的极性，并控制由数据输入输出模块输出数据信号，或者控制由数据锁存模块锁存数据信号并输出。本发明提供的Ｄ锁存器实现了时钟上升沿和下降沿均可对...
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