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本发明公开了一种降低芯片Pipeline时间戳总线位宽的方法，该方法包括以下步骤：当入方向的时间戳捕获模块捕捉到M位入方向时间戳时，将所述M位入方向时间戳的低位N位入方向时间戳编码到报文信息总线中，其中N小于M；所述出方向的时间戳捕获模块向...
该专利属于苏州盛科通信股份有限公司所有，仅供学习研究参考，未经过苏州盛科通信股份有限公司授权不得商用。

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