温馨提示：您尚未登录，请点 登陆 后下载，如果您还没有账户请点 注册 ，登陆完成后，请刷新本页查看技术详细信息。

本发明提供了一种FPGA的伪随机噪声生成器的设计方法，基于此方法设计的伪随机噪声生成器具有随机性较强且具有良好的可扩展性。本发明提出了设计思路和系统架构，在Vivado软件中用Verilog设计了各个子模块，然后使用Modelsim软件对子...
该专利属于成都理工大学所有，仅供学习研究参考，未经过成都理工大学授权不得商用。

详细技术文档下载地址

温馨提示：您尚未登录，请点 登陆 后下载，如果您还没有账户请点 注册 ，登陆完成后，请刷新本页查看技术详细信息。