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一种减少半导体时钟同步静态ＲＡＭ功耗的技术，电源电位ＶＤＤ和地电位ＧＮＤ加到属于所选列的存储单元上，电源电位ＶＤＤ和中间电位Ｖｐ加到属于非选列中的存储单元上，即使属于所选字线和非选列的存储单元的开关管导通，驱动管中的电流仍然被抑制。...
该专利属于三菱电机株式会社所有，仅供学习研究参考，未经过三菱电机株式会社授权不得商用。

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