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本发明是关于一种具有指令字长度相异的指令集体系结构（ＩＳＡ）的数字处理器装置。在示范性的实施例中，该处理器包括扩展的用户可配置的ＲＩＳＣ处理器，具有四个阶段的流水线（取、译码、执行和写回）以及被适合于译码和处理一单一程序内的３２位和１６位指...该专利属于西蒙戴维森;约拿单费格森;穆罕默德诺萨得可汗;罗比坦普尔;彼得沃那思;理查得A富勒所有，仅供学习研究参考，未经过西蒙戴维森;约拿单费格森;穆罕默德诺萨得可汗;罗比坦普尔;彼得沃那思;理查得A富勒授权不得商用。