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一种基于FPGA的数据高度复用的神经网络加速器，包括：用于控制片上与片外存储的通信和数据传递的DDR控制模块、用于排列输入的特征图与权重的输入数据匹配模块、密集计算单元模块、用于将计算后的输出数据按照下一层输入所需要的顺序排列的数据整理模块...
该专利属于上海大学所有，仅供学习研究参考，未经过上海大学授权不得商用。

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