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本发明公开了一种寄存器传输级Verilog代码的SMV模型构建方法，用于解决现有寄存器传输级的SMV模型构建方法独立性差的技术问题。技术方案是采用静态分析Verilog代码的方法得到每个模块对应的控制流图，深度遍历控制流图得到模块中每个变量...
该专利属于西北工业大学所有，仅供学习研究参考，未经过西北工业大学授权不得商用。

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