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在确保屏蔽效果的同时抑制Q值的降低。实施方式所涉及的电子部件(1)具有多个电介质层(Lyr1～Lyr14)的层叠体。电子部件(1)具备电路图案和多个带状导体图案(BP11～BP14)。电路图案配置于层叠体的内部且包括形成电感器的导体图案。多...
该专利属于株式会社村田制作所所有，仅供学习研究参考，未经过株式会社村田制作所授权不得商用。

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