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本公开涉及集成电子电路。例如，一种集成电子电路包括半导体衬底，半导体衬底具有半导体阱，其通过位于半导体阱下方的隐埋半导体区域隔离。形成在半导体阱中的垂直MOS晶体管包括由隐埋半导体区提供的源极‑漏极区域。通过将垂直MOS晶体管偏置为导通条件...
该专利属于意法半导体(鲁塞)公司所有，仅供学习研究参考，未经过意法半导体(鲁塞)公司授权不得商用。

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