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本发明公开了一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑...
该专利属于郑州云海信息技术有限公司所有，仅供学习研究参考，未经过郑州云海信息技术有限公司授权不得商用。

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