基于FPGA原语的PHY接口及FPGA芯片制造技术

本发明专利技术公开了一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑模块能够通过调整输入接口时钟和分频时钟的相位差来改变所述PHY接口的数据传输延时。由于利用FPGA原语实现的PHY接口固有延时较低，且能够通过用户逻辑模块调整时钟实现调整数据传输延时，因而提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。本发明专利技术还提供了一种FPGA芯片，其作用与上述PHY接口相对应。

【技术实现步骤摘要】
基于FPGA原语的PHY接口及FPGA芯片
本专利技术涉及FPGA领域，特别涉及一种基于FPGA原语的PHY接口及FPGA芯片。
技术介绍
PHY即物理层，PHY接口指的芯片至芯片或电路板至电路板之间的数据传输的物理层接口。比如在以太网应用中，以太网的数据要经过PHY接口芯片后传输到CPU中；在基于FPGA的应用平台上，FPGA的控制及数据信号必须经过高速PHY接口后传输到外设PCIe设备或者DDR4内存条上。高速数据应用中PHY接口模块(用芯片、专用集成电路或者FPGA逻辑实现)是必不可少的一部分，PHY接口的传输速度及延时时间是衡量接口的重要指标。目前针对特定功能有专用的PHY接口芯片，如网卡PHY芯片；在使用FPGA作为主控制器或者接口转换的场合中，会采用其内部专用IP核实现PHY通用接口或专用接口。对于使用专用芯片或集成电路板的情况，需要额外采购芯片，增加硬件设计工作量及元器件种类。此外，采用FPGA专用芯片实现的PHY接口，延时周期长，且大部分专用芯片都不能够动态配置延时参数，灵活性较差。
技术实现思路
本专利技术的目的是提供一种基于FPGA原语的PHY接口及FPGA芯片，用以解决传统PHY接口延时周期长，不能够动态配置延时参数的问题。为解决上述技术问题，本专利技术提供了一种基于FPGA原语的PHY接口，包括：用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；以及所述输入串并转换器和所述输出串并转换器；其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。优选的，所述输入接口时钟的相位值固定，所述用户逻辑模块具体用于通过改变所述分频时钟的相位值来改变所述PHY接口的数据传输延时。优选的，当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为0度时，所述数据传输延时为3个输入接口时钟周期；当所述用户逻辑模块改变所述分频时钟的相位使得所述输入接口时钟与所述分频时钟的相位差为180度时，所述数据传输延时为2个输入接口时钟周期。优选的，所述用户逻辑模块还用于通过调整所述延迟单元的tap值来改变所述数据传输延时。优选的，所述用户逻辑模块还用于将所述输入接口时钟与所述分频时钟的时钟速率比设置为预设时钟速率比。优选的，所述预设时钟速率比为2:1、3:1、4:1、5:1中任意一项。此外，本专利技术还提供了一种FPGA芯片，所述FPGA芯片上的物理接口包括如上所述的一种基于FPGA原语的PHY接口。本专利技术所提供的一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑模块能够通过调整输入接口时钟和分频时钟的相位差来改变所述PHY接口的数据传输延时。由于利用FPGA原语实现的PHY接口固有延时较低，且能够通过用户逻辑模块调整时钟实现调整数据传输延时，因而提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。本专利技术还提供了一种FPGA芯片，其作用与上述PHY接口相对应，这里不再赘述。附图说明为了更清楚的说明本专利技术实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术提供的一种基于FPGA原语的PHY接口实施例的结构框图；图2为本案专利技术提供的一种基于FPGA原语的PHY接口实施例中输入数据的过程示意图；图3为本案专利技术提供的一种基于FPGA原语的PHY接口实施例中输出数据的过程示意图。具体实施方式本专利技术的核心是提供一种基于FPGA原语的PHY接口及FPGA芯片，提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。为了使本
的人员更好地理解本专利技术方案，下面结合附图和具体实施方式对本专利技术作进一步的详细说明。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。下面对本专利技术提供的一种基于FPGA原语的PHY接口实施例进行介绍，参见图1，该实施例包括：用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器100；一端连接所述输入输出缓冲器100，另一端分别连接输入串并转换器和输出串并转换器的延迟单元200；以及所述输入串并转换器300和所述输出串并转换器400；其中，所述输入串并转换器300与所述输出串并转换器400均与所述FPGA芯片上的用户逻辑模块500相连接，所述输入串并转换器300与所述输出串并转换器400均设置有输入接口时钟和分频时钟，所述用户逻辑模块500用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。上述实施例基于FPGA原语实现，FPGA原语为FPGA厂商——Xilinx针对其器件特征开发的一系列常用模块的名称，是FPGA芯片中基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。FPGA原语在设计中可以直接例化使用，是最直接的代码输入方式，用户使用这些基本的FPGA原语，像搭积木一样，搭建成用户需要的功能逻辑。Xilinx为用户提供了可搭建PHY接口的IO端口组件，包括IOBUF、IODELAY、I/OSERDESE、IDDR及ODDR等，本实施例中的输入数缓冲器100具体为IOBUF，延迟单元200具体为IODELAY，输入串并转换器300具体为ISERDESE，输出串并转换器400具体为OSERDESE。一般的高速信号，例如DDR3内存条上的数据，通过板卡接口或者其他芯片之后连接到FPGA芯片的管脚上，经过PHY接口的转化后才能被用户逻辑模块500处理，同样，FPGA芯片向外发送的信号也需要经过PHY接口处理后，在通过FPGA芯片管脚传输出去。下面对上述实施例中涉及到的器件的功能进行介绍：(1)输入输出缓冲器100，有单向或双向信号两种，根据实际需要选择，利用用户逻辑模块500通过改变输入输出缓冲器100的方向控制信号，来改变输入输出缓冲器100的输入输出方向。输入输出缓冲器100为搭建PHY接口必备的组件，几乎无输入输出延时，仅有硬件实现时的走线延时。(2)可编程绝对的延迟单元200，每个PHY接口包含一个延迟单元200，与其延时时间相关的有64个tap的环绕单元，每个tap值与接口的工作频率有关，比如V6的芯片，工作频率是200MHz，tap＝78ps，所以总的可延时时间为78*64＝4992ps。延迟单元200主要用来调整因硬件走线延时带来的时序问题本文档来自技高网...

【技术保护点】
1.一种基于FPGA原语的PHY接口，其特征在于，包括：用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；以及所述输入串并转换器和所述输出串并转换器；其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。

【技术特征摘要】
1.一种基于FPGA原语的PHY接口，其特征在于，包括：用于缓冲从FPGA芯片的管脚发送来的或者准备从所述管脚发出的数据的输入输出缓冲器；一端连接所述输入输出缓冲器，另一端分别连接输入串并转换器和输出串并转换器的延迟单元；以及所述输入串并转换器和所述输出串并转换器；其中，所述输入串并转换器与所述输出串并转换器均与所述FPGA芯片上的用户逻辑模块相连接，所述输入串并转换器与所述输出串并转换器均设置有输入接口时钟和分频时钟，所述用户逻辑模块用于通过调整所述输入接口时钟和所述分频时钟的相位差来改变所述PHY接口的数据传输延时。2.如权利要求1所述的接口，其特征在于，所述输入接口时钟的相位值固定，所述用户逻辑模块具体用于通过改变所述分频时钟的相位值来改变所述PHY接口的数据传输延时。3.如权利要求2所述的接口，其特征在于，当所述用户逻辑模...

【专利技术属性】
技术研发人员：任智新，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41