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本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓...该专利属于意法半导体股份有限公司;意法半导体国际有限公司所有，仅供学习研究参考，未经过意法半导体股份有限公司;意法半导体国际有限公司授权不得商用。