高速缓存块无效的方法和数据处理设备技术

本发明专利技术涉及一种高速缓冲存储器系统和一种执行块无效操作的方法。实施例的方法旨在通过使多CPU环境中的块无效操作与正常CPU存取重叠从而使所述块无效操作的延迟变得透明而消除所述延迟。在块无效操作正在进行的同时对每一CPU存取执行范围检查，且将映射到所述块无效操作的地址范围内的存取看作为高速缓存未命中以确保正请求的CPU将接收到有效数据。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种高速缓冲存储器系统和一种执行块无效操作的方法。实施例的方法旨在通过使多CPU环境中的块无效操作与正常CPU存取重叠从而使所述块无效操作的延迟变得透明而消除所述延迟。在块无效操作正在进行的同时对每一CPU存取执行范围检查，且将映射到所述块无效操作的地址范围内的存取看作为高速缓存未命中以确保正请求的CPU将接收到有效数据。【专利说明】经由地址范围检查的多CPU块无效操作绕过
本专利技术的
涉及用于数字数据处理器的高速缓冲存储器。
技术介绍
在层次型高速缓存系统中，可能需要块无效操作以使高速缓存在存储器系统中的行块无效。在块一致性操作中，用户对需要从高速缓冲存储器移除的基址和字数编程。高速缓存控制器接着遍及整个高速缓冲存储器而迭代，且如果控制器找到在既定地址范围内的地址，那么其将特定设置和方式标记为无效。通常需要块无效操作以保持多处理器系统内的数据一致性。图6中说明实例。在多核心环境中，CPU1601正更新地址范围A内的数据。在CPUl完成后，其它CPU可开始过程603，且更新相同地址范围内的数据。如果在此时间期间CPUl需要存取此地址范围内的数据，那么其将需要从其它CPU获得数据的更新副本，然而所需数据中的一些仍可在CPUl中被高速缓存-因此，CPUl将获得旧的数据，除非将在相同地址范围A内的CPUl的高速缓冲存储器上执行块无效602操作。此接着将确保CPUl请求将导致高速缓存未命中，且正确的数据将从主存储器被供应。
技术实现思路
本专利技术中所描述的方法通过在块无效操作正在进行的同时在每一尝试CPU存取上进行范围检查而消除块无效操作中的延迟一致性。如果CPU存取导致高速缓存命中但高速缓存地址在块无效操作范围内，那么存取将被看作为高速缓存未命中，从而确保正确的数据将从主存储器存取但无需等待直到块无效操作完成。【专利附图】【附图说明】在图式中说明本专利技术的这些和其它方面，其中:图1说明本专利技术可适用的典型数字信号处理器的组织(现有技术)；图2说明适合用于图1中的很长的指令字的数字信号处理器核心的细节(现有技术)；图3说明图2中所说明的很长的指令字的数字信号处理器核心的管线级(现有技术)；图4说明图2中所说明的很长的指令字的数字信号处理器核心的指令语法(现有技术)；图5说明一组典型现有技术高速缓存行的细节(现有技术);图6说明以串行方式进行的块一致性操作；图7说明以并行方式进行的块一致性操作；图8说明在进行中的高速缓存无效操作。【具体实施方式】图1说明本专利技术可适用的典型数字信号处理器系统100的组织(现有技术)。数字信号处理器系统100包含中央处理单兀核心110。中央处理单兀核心110包含数字信号处理器系统100的数据处理部分。中央处理单元核心110可如所属领域中已知的经构造，且将通常包含寄存器堆、整数算术逻辑单元、整数乘法器和程序流控制单元。下文结合图2到4来描述适当的中央处理单元核心的实例。数字信号处理器系统100包含数个高速缓冲存储器。图1说明一对第一等级高速缓冲存储器。一级指令高速缓冲存储器(LlI) 121存储由中央处理单元核心110使用的指令。中央处理单元核心110首先尝试从一级指令高速缓冲存储器121存取任何指令。一级数据高速缓冲存储器(LlD) 123存储由中央处理单元核心110使用的数据。中央处理单元核心110首先尝试从一级数据高速缓冲存储器123存取任何所需数据。两个一级高速缓冲存储器由二级统一高速缓冲存储器(L2) 130支持。在高速缓存未命中一级指令高速缓冲存储器121或一级数据高速缓冲存储器123的情况下，从二级统一高速缓冲存储器130寻求所请求的指令或数据。如果将所请求的指令或数据存储在二级统一高速缓冲存储器130中，那么将其供应到正请求的一级高速缓冲存储器以用于供应到中央处理单元核心110。如所属领域中已知的，可将所请求的指令或数据同时供应到正请求的高速缓冲存储器和中央处理单元核心110两者以加速使用。二级统一高速缓冲存储器130进一步耦合到高级存储器系统。数字信号处理器系统100可为多处理器系统的部分。多处理器系统的其它处理器经由传送请求总线141和数据传送总线143而耦合到二级统一高速缓冲存储器130。直接存储器存取单元150提供数字信号处理器系统100到外部存储器161和外部外围设备169的连接。图1说明在数字信号处理器系统100内的若干数据/指令移动。这些移动包含:(I)响应于LlI高速缓存未命中，指令从L2高速缓冲存储器130移动到LlI高速缓冲存储器121以填充；(2)响应于LlD高速缓存未命中，数据从L2高速缓冲存储器130移动到LlD高速缓冲存储器123以填充；(3)响应于LlD高速缓冲存储器123中的写入未命中、响应于LlD高速缓冲存储器123受害逐出(victim eviction)且响应于来自L2高速缓冲存储器130的窥探，数据从LlD高速缓冲存储器123移动到L2高速缓冲存储器130 ； (4)响应于L2高速缓存未命中或直接存储器存取(DMA)数据传送到L2高速缓冲存储器130，数据从外部存储器161移动到L2高速缓冲存储器130以填充；(5)响应于L2高速缓冲存储器受害逐出或写回且响应于DMA传送出L2高速缓冲存储器130，数据从L2高速缓冲存储器130移动到外部存储器161 ； (6)响应于DMA传送到L2高速缓冲存储器130中，数据从外围设备169移动到L2高速缓冲存储器130 ;以及(7)响应于DMA传送出L2高速缓冲存储器130，数据从L2高速缓冲存储器130移动到外围设备169。图2为说明适合但非必需用于本专利技术的数字信号处理器集成电路200的细节的框图(现有技术)。数字信号处理器集成电路200包含中央处理单元I，其为32位八路VLIW管线化处理器。中央处理单元I耦合到包含在数字信号处理器集成电路200中的一级指令高速缓冲存储器121。数字信号处理器集成电路200还包含一级数据高速缓冲存储器123。数字信号处理器集成电路200还包含外围设备4到9。这些外围设备优选包含外部存储器接口(EMIF) 4和直接存储器存取(DMA)控制器5。外部存储器接口(EMIF) 4优选支持存取同步和异步SRAM以及同步DRAM。直接存储器存取(DMA)控制器5优选提供2通道自启动加载直接存储器存取。这些外围设备包含断电逻辑6。断电逻辑6优选可停止中央处理单元活动、外围设备活动和锁相环路(PLL)时钟同步活动以减少功率消耗。这些外围设备还包含主机端口 7、串行端口 8和可编程计时器9。中央处理单元I具有32位字节可寻址的地址空间。同一集成电路上的内部存储器优选被组织在包含一级数据高速缓冲存储器123的数据空间和包含一级指令高速缓冲存储器121的程序空间中。当使用芯片外存储器时，优选经由外部存储器接口(EMIF)4来将这两个空间统一为单个存储器空间。一级数据高速缓冲存储器123可由中央处理单元I经由两个内部端口 3a和3b在内部存取。每一内部端口 3a和3b优选具有32位的数据和32位字节地址范围(reach)。一级指令高速缓冲存储器121可由中央处理单元I经由单个端口 2a在内部存取。一级指令高速缓冲存储器121的端口 2本文档来自技高网...

【技术保护点】
一种执行块无效操作的方法，其包括以下步骤：确定CPU存储器存取是否映射到块无效操作的地址范围内；强制所述范围内存储器存取的高速缓存未命中；将经存取的高速缓存行标记为无效；发出针对所述存取的读取未命中请求；在LRU中将有效／无效位设置为无效；使用所述有效／无效位来确定如此标记的所述行是否需要通过正在进行的所述块无效操作而无效。

【技术特征摘要】
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【专利技术属性】
技术研发人员：纳韦恩·布霍里亚，拉古拉姆·达莫达兰，阿比吉特·阿肖克·查查德，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US