一种支持LTE网络拓扑的切换系统及方法技术方案

本发明专利技术提出了一种支持LTE网络拓扑结构灵活切换的系统及方法，系统包括光模块、FPGA模块、CPU模块，利用现场可编程门阵列实现数字信号处理，其中通过CPU模块将载波重组信息和数据合并信息下发给FPGA，由FPGA负责并行对上下行数据链路单元进行处理，并且通过两个buffer的独特设置以及数据的可配置重组，完成LTE网络拓扑结构的灵活切换。本发明专利技术克服了传统方法的缺陷，其架构设计简单，方便移植，有利于提高系统的通用性及可扩展性。

【技术实现步骤摘要】
一种支持LTE网络拓扑的切换系统及方法
本专利技术属于无线通信系统，更具体地，是涉及一种可支持LTE网络BBU和RRU拓扑结构灵活切换的系统及方法。
技术介绍
随着通信技术的不断发展，基站产品非常丰富，且各有特色，分布式基站具有成本低、环境适应性强、工程建设方便的优势，该基站系统将传统基站中的BBU(BuildingBasebandUnit)与RRU(RemoteRadioUnite)分离，通过光纤射频拉远，一个BBU控制多个RRU，使得小区的覆盖范围进一步增强，如附图1所示。在LTE(LongTermEvolution)网络中，BBU和RRU之间的接口采用的是IR接口协议(《LTE蜂窝移动通信网分布式基站Ir接口技术要求》)，根据IR接口协议，上下行IQ数据分配采用相同的方法，最小分配单位为30bit，定义为一个AXC，AXC是IR接口容量单位，1个AXC对应1个基本帧中的一个I和1个Q，LTE的IR接口有三种可选速率，分别为2457.6Mbps、4915.2Mbps、9830.4Mbps，一个2457.6MbpsIR接口最多支持16个AXC，一个4915.2MbpsIR接口最多支持32个AXC，一个9830.4MbpsIR接口最多支持64个AXC；同时协议中说明RRU与BBU之间支持星形、链型、环型等多种连接方式，以满足系统扩容和网络结构多样性的要求。对于高铁、磁悬浮等高速移动场景以及用户在室内外交接处切换频繁的场景，严重影响网络质量指标，通过小区合并技术，更改网络拓扑结构，在有效扩大单小区覆盖范围的同时，可以减少越区切换次数，而且对于上行链路采用数据合并，提高了接收增益，对于下行链路，在所选择的天线上发送用户下行数据，更有针对性，有效的提高了用户接收的下行数据的质量。几种常见的LTE网络拓扑结构如附图2所示，附图2A为单点连接方式，附图2B为星型连接方式，附图2C为链型连接方式，图中BBU中有三个基带处理单元，因此比较实用的的连接方式为附图2B和附图2C。由于FPGA(现场可编程门阵列)具有工艺成熟、性价比高、系列产品兼容性好、实现灵活简单等优点，已成为通信领域中不可缺少的重要器件。在BBU产品中，为了充分发挥FPGA的优势，通常利用其实现各种接口设计以及部分算法实现，例如IR接口、下行链路算法处理、上行前端处理等；根据光接口协议以及LTE协议，在下行链路方向，BBU利用FPGA完成CRC校验、TURBO编码、速率匹配、加扰、预编码、资源映射、IFFT以及加CP处理后的数据，通过IR接口将天线载波数据(AXC)和控制管理数据(C&M)发送给RRU，RRU对其进行处理通过天线发射出去；同理在上行链路方向，天线接收数据，经过处理，RRU按照光接口标准协议进行组帧后，通过IR接口发送给BBU，FPGA完成上行前端算法处理后，再发送给其他数字信号处理器件进行后续处理。上述的处理过程兼容不同的系统带宽，不同天线数目以及不同的IR接口速率，但是针对不同的网络拓扑结构，对应光口上承载的数据大相径庭。传统的做法是在FPGA实现相应功能时，根据不同的网络拓扑结构需求，确定光口数据内容格式，按照确定的格式发送和接收，这样就得编译不同的FPGA版本来满足需求，同时要求运维和测试人员在不同的场景下使用不同FPGA版本，不仅结构复杂，通用性差，且给操作增加了难度，消耗时间，需要更多人力成本。不同的LTE网络拓扑结构，如附图2B和附图2C所示，光模块1上所要发送和接收的数据完全不同，附图2B上承载基带处理单元1的数据，附图2C上需要承载基带处理单元1、基带处理单元2以及基带处理单元3的数据。要同时兼容不同的拓扑网络，因此，需要解决的问题是：根据拓扑网络的不同，各个基带处理单元与各个光模块的链接需要实现灵活切换；同时光模块上承载的数据格式和数据内容也需要是可灵活配置的。
技术实现思路
本专利技术为了解决上述问题，同时克服传统方法的上述缺陷，提供了一种在LTE网络中实现拓扑结构灵活切换的系统及方法。为解决上述技术问题，本专利技术采用如下技术方案：一种支持LTE网络拓扑结构灵活切换的系统以FPGA为核心，基于FPGA的并行硬件架构可同时独立处理上下行链路的数据，包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连；各个模块功能如下：光模块负责完成光电信号和电光信号的转换；CPU按照不同的网络拓扑结构提供不同的载波位置信息和数据合并信息，通过数据总线通知FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理；其中，FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接；算法处理模块完成上下行链路物理层算法实现，数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收。基于上述系统实现的一种支持LTE网络拓扑结构灵活切换的方法，包括上下行两条独立的数据链路，其中下行链路按以下步骤进行：步骤(1)CPU通过配置FPGA相关寄存器提供载波位置信息；步骤(2)FPGA完成数据链路下行基带信号处理后，将数据按照不同的网络拓扑结构存储在缓存Buffer中，方便针对不同LTE网络拓扑结构选择不同的基带处理单元；步骤(3)FPGA按照CPU下发的载波位置信息选取缓存Buffer中的数据，对数据进行重新排列组合，使得Buffer上的数据可以随意更改顺序，或者决定是否加载相应的数据内容，从而基带处理单元与光模块的链接的相互切换，达到光模块上发送数据可配置的目的；步骤(4)FPGA对重组后的信号按照约定好的接口协议进行处理，通过IR接口将信号发送至光模块，光模块负责完成电信号与光信号的转换，发送信号到RRU。其中上行链路按以下步骤进行：步骤(1)CPU通过配置FPGA寄存器来提供载波位置信息和上行数据合并信息；步骤(2)FPGA中的IR接口模块按照约定好的接口协议接收来自光模块的上行数据，同时FPGA按照CPU下发的上行数据合并信息，对上行数据进行合并累加，提高上行数据的接收增益；步骤(3)FPGA对合并累加的数据进行缓存；步骤(4)FPGA根据CPU下发的配置寄存器对缓存数据进行重组，达到可配置的目的，重组后的数据发送给基带处理单元进行物理层上行基带处理。同时执行上、下行链路方向的步骤(1)至步骤(4)即可实现一种可支持LTE网络拓扑结构的灵活切换。所述BasebandBuffer按BBU基带处理单元划分为区域Buffer，区域Buffer地址深度由IR接口协议速率决定，区域Buffer按天线数目划分为小区域Buffer，小区域Buffer的地址深度由LTE系统带宽在基本帧上携带的AXC决定。所述CpriBuf本文档来自技高网...

【技术保护点】
一种支持LTE网络拓扑结构灵活切换的系统，其特征在于：包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连； 光模块用于接收来自RRU的信号，或者发送下行处理数据到RRU；CPU模块用于配置寄存器到FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理；FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接；算法处理模块完成上下行链路物理层算法实现；数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收。

【技术特征摘要】
1.一种支持LTE网络拓扑结构灵活切换的系统，其特征在于：包括光模块、FPGA模块、CPU模块、RRU模块；FPGA模块分别与CPU模块、光模块相连，RRU模块与光模块相连；光模块用于接收来自RRU的信号，或者发送下行处理数据到RRU；CPU模块用于配置寄存器到FPGA，以完成载波位置重组和上行合并数据选择；FPGA模块在下行方向将数据重组后发送给RRU，在上行方向将RRU发来的数据根据寄存器值进行合并，再经过数据重组后给后续模块进行物理层数据处理；FPGA模块包括算法处理模块、数据交换模块、IR接口模块；算法处理模块包括上行数据前端处理模块、下行数据处理模块；数据交换模块包括数据缓存模块1、数据缓存模块2、数据重组模块1、数据重组模块2、数据合并模块；下行数据处理模块、数据缓存模块1、数据重组模块1、IR接口模块依次连接；IR接口模块、数据合并模块、数据缓存模块2、数据重组模块2依次连接；算法处理模块完成上下行链路物理层算法实现；数据交换模块接收CPU的配置信息，利用配置信息对每个光口上的数据进行调整和处理；RRU完成天线数据的发送和接收；系统中，上下行两条独立的数据链路分别采用不同的流程：下行链路方向，数据处理的具体步骤如下：步骤(1)CPU负责通过配置FPGA的寄存器向其提供载波位置信息，FPGA将配置信息存储在参数配置存储器ConfigRam中；步骤(2)下行基带数据经过处理按规则存放在基带数据存储器BasebandBuffer中；步骤(3)FPGA按照CPU配置的载波位置信息和数据合并信息对基带数据存储器BasebandBuffer进行重新排列，将数据存储在数据重组存储器CpriBuffer中；步骤(4)按照IR接口协议组帧后发送数据到I...

【专利技术属性】
技术研发人员：朱剑飞，王兴，
申请(专利权)人：武汉邮电科学研究院，
类型：发明
国别省市：湖北;42