一种低压振荡器制造技术

本实用新型专利技术提供一种低压振荡器，其包括:参考电压产生电路，所述参考电压产生电路包括依次串联的第一电流源、电阻和第一晶体管，第一电流源提供第一电流使得第一电流流过所述电阻和第一晶体管，以在第一电流源和电阻之间的节点产生参考电压；依次串联的第二电流源、第二晶体管和电容，第二晶体管的栅极与第一电流源和电阻之间的节点相连，第二晶体管和第二电流源之间的节点输出控制信号，所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压；放电控制电路基于所述控制信号对电容进行放电控制。与现有技术相比，本实用新型专利技术中的低压振荡器，其具有较低的最低工作电压，且电路结构简单。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
一种低压振荡器【
】本技术涉及振荡器领域，特别涉及一种简化型低压振荡器。【
技术介绍
】振荡器(osci I Iator )是一种能量转换装置，其可以将直流电能转换为具有一定频率的交流电能，是电子电路中用来产生重复电子讯号(比如，正弦波、锯齿波或方波等)的电子元件。在现有技术中，振荡器被广泛应用于DC-DC开关电源，锂电池保护电路、锂电池充电电路、复位器等系统中。请参考图1所示，其为现有技术中的一种振荡器的电路示意图。随着输入电源电压VDD的降低，该振荡器由于输入电压限制而停止工作。由于该振荡器需要的最低工作电压为 Max {VGSN1+VGSN2+VDSP1, VGSN1+VDSN2+VGSP2}。其中，Vgsni 为 NMOS (N-ChanneI Metal OxideSemiconductor)晶体管 MNl 的栅源电压，在一般 5V 的 CMOS (Complementary Metal OxideSemiconductor)工艺中，一般大于0.7V ;VGSN2为NMOS晶体管丽2的栅源电压，考虑到衬偏效应(Body Effect), 一般大于 0.8V ;VDSP1 为 PM0S(P_Channel Metal Oxide Semiconductor)晶体管MPl的漏源电压，一般大于0.1V ；Vdsn2为NMOS晶体管丽2的漏源电压，一般大于0.1V ；VGSP2为PMOS晶体管MP2的栅源电压，一般大于0.8V。所以，该振荡器的最低工作电压将大于1.6V。如果能进 一步降低振荡器的最低工作电压，显然是非常有利的。因此，有必要提供一种改进的技术方案来克服上述问题。
技术实现思路
本技术的目的在于提供一种低压振荡器，其具有较低的最低工作电压，且电路结构简单。为了解决上述问题，本技术提供一种低压振荡器，其包括:参考电压产生电路，其包括依次串联的第一电流源、电阻和第一晶体管，所述第一电流源提供第一电流使得所述第一电流流过所述电阻和第一晶体管，以在第一电流源和电阻之间的节点产生参考电压；依次串联的第二电流源、第二晶体管和电容，所述第二晶体管的栅极与第一电流源和电阻之间的节点相连，所述第二晶体管和第二电流源之间的节点输出控制信号，所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压；放电控制电路，其基于所述控制信号对电容进行放电控制。进一步的，当所述参考电压和所述充电电压之间的差值大于所述第二晶体管的阈值电压时，第二晶体管和第二电流源之间的节点输出有效的控制信号；当所述参考电压和所述充电电压之间的差值小于所述第二晶体管的阈值电压时，第二晶体管和第二电流源之间的节点输出无效的控制信号，所述放电控制电路在所述控制信号有效时对所述电容进行放电，在所述控制信号无效时禁止对电容进行放电。进一步的，所述第一晶体管和所述第二晶体管为NMOS晶体管，所述第一晶体管的漏极接所述电阻，其栅极和漏极相连，其源极接地；所述第二晶体管的源极与所述电容的一端相连，漏极与所述第二电流源相连，电容的另一端接地。进一步的，所述第一晶体管和所述第二晶体管为PMOS晶体管，所述第一晶体管的漏极接所述电阻，其栅极和漏极相连，其源极接电源；所述第二晶体管的源极与所述电容的一端相连，漏极与所述第二电流源相连，电容的另一端接电源。进一步的，所述放电控制电路包括第三晶体管或者第三三极管，所述第三晶体管的栅极为所述放电控制电路的控制信号接收端，所述第三晶体管的源极和漏极分别于所述电容的两端相连。进一步的，所述第二晶体管的衬底与其源极相连。进一步的，所述第一晶体管的阈值电压和第二晶体管的阈值电压相同，且两个晶体管的沟道的宽度和长度也相同。进一步的，所述低压振荡器还包括延时电路，所述延时电路位于第二晶体管和第二电流源之间的节点与所述放电控制电路的控制信号接收端之间，所述延时电路将所述控制信号延时输出给所述放电控制电路。更进一步的，所述延时电路包括互相串联的两个或者两个以上的反相器，所述反相器的个数为偶数个。更进一步的，所述第二晶体管和电容之间的节点与所述振荡器的输出端相连。与现有技术相比，本技术提供一种低压振荡器，其具有较低的最低工作电压，且电路结构简单。 【【附图说明】】为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:图1为现有技术中的一种振荡器的电路不意图；图2为本技术在一个实施例中的振荡器的电路示意图；图3为图2中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图；图4为本技术在另一个实施例中的振荡器的电路示意图；图5为本技术中采用PMOS晶体管的振荡器的电路示意图；图6为图5中的振荡器输出的锯齿波RAMP以及对应的CLK信号的示意图。【【具体实施方式】】为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本技术作进一步详细的说明。此处所称的“一个实施例”或“实施例”是指可包含于本技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。请参考图2所示，其为本技术在一个实施例中的振荡器的电路示意图。所述振荡器包括参考电压产生电路210，依次串联的第二电流源12、第二 NMOS晶体管MN2和电容Cl，延时电路220和放电控制电路230。所述参考电压产生电路210包括依次串联于电源VDD和地节点之间的第一电流源11、电阻Rl和第一 NMOS晶体管丽I，其中，所述第一 NMOS晶体管丽I的漏极接所述电阻Rl，其栅极和漏极相连，其源极接地。所述第一电流源Il提供第一电流使得所述第一电流流过所述电阻Rl和第一 NMOS晶体管丽1，以在第一电流源Il和电阻Rl之间的节点产生参考电压VR，所述参考电压VR=Il.R1+VGSN10依次串联于电源VDD和地节点之间的第二电流源12、第二 NMOS晶体管丽2和电容Cl，其中，所述第二 NMOS晶体管丽2的源极与所述电容Cl的一端相连，其漏极与所述第二电流源12相连，电容Cl的另一端接地。所述第二 NMOS晶体管丽2的栅极与第一电流源Il和电阻Rl之间的节点VR相连，即参考电压VR为第二 NMOS晶体管丽2的栅极偏置电压；所述第二 NMOS晶体管丽2的漏极和第二电流源12之间的节点A输出控制信号；第二 NMOS晶体管丽2的源极和电容Cl之间的连接节点VC与所述振荡器的输出端RAMP相连；所述第二电流源12提供第二电流使得在第二 NMOS晶体管MN2导通时所述第二电流经由所述第二NMOS晶体管丽2给所述电容Cl充电以得到充电电压VC (即节点VC的电压)。所述第二 NMOS晶体管MN2通过比较栅极电压(其等于参考电压VR)和其源极电压(其等于充电电压VC)来控制是否由电流源1本文档来自技高网...

【技术保护点】
一种低压振荡器，其特征在于，其包括:参考电压产生电路，其包括依次串联的第一电流源、电阻和第一晶体管，所述第一电流源提供第一电流使得所述第一电流流过所述电阻和第一晶体管，以在第一电流源和电阻之间的节点产生参考电压；依次串联的第二电流源、第二晶体管和电容，所述第二晶体管的栅极与第一电流源和电阻之间的节点相连，所述第二晶体管和第二电流源之间的节点输出控制信号，所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压；放电控制电路，其基于所述控制信号对电容进行放电控制。

【技术特征摘要】
1.一种低压振荡器，其特征在于，其包括: 参考电压产生电路，其包括依次串联的第一电流源、电阻和第一晶体管，所述第一电流源提供第一电流使得所述第一电流流过所述电阻和第一晶体管，以在第一电流源和电阻之间的节点产生参考电压； 依次串联的第二电流源、第二晶体管和电容，所述第二晶体管的栅极与第一电流源和电阻之间的节点相连，所述第二晶体管和第二电流源之间的节点输出控制信号，所述第二电流源提供第二电流使得在第二晶体管导通时所述第二电流经由所述第二晶体管给所述电容充电以得到充电电压； 放电控制电路，其基于所述控制信号对电容进行放电控制。2.根据权利要求1所述的低压振荡器，其特征在于， 当所述参考 电压和所述充电电压之间的差值大于所述第二晶体管的阈值电压时，第二晶体管和第二电流源之间的节点输出有效的控制信号；当所述参考电压和所述充电电压之间的差值小于所述第二晶体管的阈值电压时，第二晶体管和第二电流源之间的节点输出无效的控制信号， 所述放电控制电路在所述控制信号有效时对所述电容进行放电，在所述控制信号无效时禁止对电容进行放电。3.根据权利要求2所述的低压振荡器，其特征在于， 所述第一晶体管和所述第二晶体管为NMOS晶体管， 所述第一晶体管的漏极接所述电阻，其栅极和漏极相连，其源极接地； 所述第二晶体管的源极与所述电容的一端相连，漏极与所述第二电流源...

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：实用新型
国别省市：