双指令多浮点操作数加/减、乘、除运算控制器制造技术

一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及其多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块；该控制器应用FPGA设计硬连接控制电路，内部产生的写时序脉冲控制命令字和操作数的连续写入；产生与Clock同步的读时序脉冲自主控制四则混合运算；控制器能够存储两条指令，其中，一条指令执行，另一条指令待执行；或一条指令正在执行，另一条指令写入；或一条指令正在写入，同时被执行；运算命令执行过程不占用系统总线，执行一条指令相当于微处理器执行多条指令，减少了系统对指令的取指、译码、浮点操作数传输和运算结果写回的操作次数。

【技术实现步骤摘要】
双指令多浮点操作数加/减、乘、除运算控制器
本专利技术涉及一种双指令多浮点操作数加/减、乘、除运算控制器，尤其涉及一种基于采用FPGA并行操作电路硬连接的双指令多浮点操作数加/减、乘、除四则混合运算控制电路及其时序控制方法。
技术介绍
浮点数加/减、乘、除的四则混合运算是高精度数据运算应用频率非常高的算术运算，每个运算类型的运算器实现2个32位符合IEEE754标准的浮点数运算；对于大多数微处理器的算术运算指令，每条指令执行2个操作数的运算；对于高级语言的四则混合运算命令都是采用自然的书写方式表达，高级语言的编译或翻译系统中将四则混合运算公式转化为微处理器能够识别的二进制代码的指令序列，即2个操作数的运算组成一条运算指令，以及若干条操作数传输指令和运算结果传输指令；微处理器需要逐条读出指令进行译码，传输操作数、运算、结果写回的操作；浮点数加/减、乘、除的四则混合运算中，加/减运算花费时钟周期时间最少，乘法运算次之，除法运算比加/减运算、乘法运算将花费数倍的时间周期，采用流水线执行浮点数加/减、乘、除的四则混合运算的指令序列，下次运算必须应用上次运算结果，每次运算时间周期和结果写回运算器操作数输入端是影响执行浮点数加/减、乘、除的四则混合运算指令序列速度的瓶颈。
技术实现思路
本专利技术的目的在于提供一种双指令多浮点操作数加/减、乘、除运算控制器，应用FPGA设计双指令多浮点操作数加/减、乘、除四则混合运算控制器的硬连接电路；该控制器对于一条多浮点操作数运算指令的命令字及其多操作数采取连续写入存储的方法，其写入存储过程占用系统总线；控制器在执行多浮点操作数加/减、乘、除运算命令过程中，内部产生与系统时钟Clock信号同步的读时序脉冲信号，读时序脉冲的周期根据每个浮点操作数的运算符能够自动调整，在读时序脉冲信号控制下自主完成读出操作数执行运算，多浮点操作数运算指令的命令执行过程不占用系统总线；该控制器能够存储两条多浮点操作数四则混合运算指令，控制器处于一条指令正在执行处理，另一条指令待执行；或一条指令正在执行运算处理，另一条指令的命令字及其多操作数正在写入控制器；或一条指令的多操作数正在写入控制器，且操作数同时被读出；控制器在执行指令的运算命令处理过程中，系统能够读出执行运算命令过程中的中间运算结果和最终运算结果。解决上述技术问题的技术方案是:一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块； 所述双端口只读只写存储器与命令字及多操作数写时序控制模块、浮点操作数读时序控制模块、操作数配置及运算控制模块连接； 所述命令字及多操作数写时序控制模块还与浮点操作数读时序控制模块、存储器数据空标志控制器、操作数配置及运算控制模块连接； 所述浮点操作数读时序控制模块还与存储器数据空标志控制器、操作数配置及运算控制丰吴块连接； 所述双端口只读只写存储器为双端口存储器，一个只写端口，一个只读端口，用于储存两条指令的浮点操作数(下称为操作数)；所述双端口只读只写存储器分为存储器I和存储器2两个存储区域；所述双端口只读只写存储器的写地址高位输入端AB4_1为“O”，或读地址高位输入端AB4_2S“0”，选中双端口只读只写存储器的13个低地址存储单元，即存储器I ;写地址高位输入端AB4_1为“ I ”，或读地址高位输入端AB4_2为“ I ”，选中双端口只读只写存储器的13个高地址存储单元，即存储器2 ； 所述命令字及多操作数写时序控制模块控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为13个；所述命令字及多操作数写时序控制模块在双端口只读只写存储器的存储器I或存储器2为数据空，输出写指令允许信号，方允许被系统选中；当被系统选中写命令字时，在系统WR信号的作用下，写入命令字；当被系统选中写操作数时，其内部产生与系统WR信号同步的写时序脉冲；在写时序脉冲的控制下，将操作数存储在双端口只读只写存储器的存储器I或存储器2中；一条指令的最后一个操作数被写入存储后，转换双端口只读只写存储器的写高位地址输入端AB4_1状态；如果双端口只读只写存储器的存储器I和存储器2都非空，停止命令字及多操作数写时序控制模块的工作； 所述命令字及多操作数写时序控制模块将写入的命令字分为待执行命令字存储和执行命令字的存储，执行命令字分为第I个操作数类型、第I个操作数除法运算方式和操作数个数的存储、每个操作数的运算符标志的存储； 所述浮点操作数读时序控制模块在内部读时序脉冲的控制下，自主完成浮点操作数从双端口只读只写存储器中的读出，不需要占用系统总线；所述浮点操作数读时序控制模块产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与运算，按照每个操作数的运算符自动调整运算周期；当参与运算的最后一个操作数读出之后，产生读地址溢出信号，然后再经过一个该操作数的运算周期，发出读运行状态结束的信号，产生一个时钟周期Clock的结果锁存脉冲，然后再发出启动使能信号； 所述浮点操作数读时序控制模块依据存储器数据空标志控制器的空标志状态读出操作数，有下面4种工作状态: 1)所述存储器数据空标志控制器无存储器I空、存储器2空的标志输出，表明存储器1、存储器2都为数据非空，一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；若正在执行的命令运算过程结束，启动使能信号由“I”一 “0”，转为一个存储器空，另一个存储器非空的状态，此时在命令运算过程结束后的第I个系统时钟Clock的下降沿作为时序脉冲发生的启动信号，向系统发送写指令允许信号；启动浮点操作数读时序控制模块的工作； 2)所述存储器数据空标志控制器输出任何一个存储器空的标志空，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；若命令运算过程结束，启动使能信号由“I”一“0”，转为存储器I和存储器2都空的状态； 3)所述存储器数据空标志控制器同时输出存储器I空、存储器2空的标志，停止浮点操作数读时序控制模块的工作，向系统发送写指令允许信号； 4 )所述存储器数据空标志控制器同时输出存储器I空、存储器2空的标志，且命令字及多操作数写时序控制模块再次被系统选中写入命令字，命令字及多操作数写时序控制模块输出写预置脉冲作为浮点操作数读时序控制模块的内部时序脉冲发生器的启动信号；所述操作数配置及运算控制模块根据命令字及多操作数写时序控制模块输出的运算符选择参与运算的每个操作数对应的运算器进行运算，根据输出的第I个操作数的类型选通配置参与加/减或乘法运算的操作数I和操作数2，第I个操作数为除法运算时，还需要根据第I个操作数除法运算方式选通配置参与除法运算的操作数a和操作数b ;所述操作数配置及运算控制模块能够锁存每次运算的运算结果，并判断运算结果是否异常；系统能够从操作数配置及运算控制模块中读出中间运算结果和命令执行的最终运算结果。其进一步技术方案是:所述命令字及多操作数写时序控制模块包括模块地本文档来自技高网...

【技术保护点】
一种双指令多浮点操作数加/减、乘、除运算控制器，其特征在于：该控制器包括双端口只读只写存储器（Ⅰ）、命令字及多操作数写时序控制模块（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）和操作数配置及运算控制模块（Ⅴ）；所述双端口只读只写存储器（Ⅰ）与命令字及多操作数写时序控制模块（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置及运算控制模块（Ⅴ）连接；所述命令字及多操作数写时序控制模块（Ⅱ）还与浮点操作数读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、操作数配置及运算控制模块（Ⅴ）连接；所述浮点操作数读时序控制模块（Ⅲ）还与存储器数据空标志控制器（Ⅳ）、操作数配置及运算控制模块（Ⅴ）连接；所述双端口只读只写存储器（Ⅰ）为双端口存储器，一个只写端口，一个只读端口，用于储存两条指令的浮点操作数（下称为操作数）；所述双端口只读只写存储器（Ⅰ）分为存储器1和存储器2两个存储区域；所述双端口只读只写存储器（Ⅰ）的写地址高位输入端AB4_1为“0”，或读地址高位输入端AB4_2为“0”，选中双端口只读只写存储器（Ⅰ）的13个低地址存储单元，即存储器1；写地址高位输入端AB4_1为“1”，或读地址高位输入端AB4_2为“1”，选中双端口只读只写存储器（Ⅰ）的13个高地址存储单元，即存储器2；所述命令字及多操作数写时序控制模块（Ⅱ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为13个；所述命令字及多操作数写时序控制模块（Ⅱ）在双端口只读只写存储器（Ⅰ）的存储器1或存储器2为数据空，输出写指令允许信号，方允许被系统选中；当被系统选中写命令字时，在系统WR信号的作用下，写入命令字；当被系统选中写操作数时，其内部产生与系统WR信号同步的写时序脉冲；在写时序脉冲的控制下，将操作数存储在双端口只读只写存储器（Ⅰ）的存储器1或存储器2中；一条指令的最后一个操作数被写入存储后，转换双端口只读只写存储器（Ⅰ）的写高位地址输入端AB4_1状态，如果双端口只读只写存储器（Ⅰ）的存储器1和存储器2都非空，停止命令字及多操作数写时序控制模块（Ⅱ）的工作；所述命令字及多操作数写时序控制模块（Ⅱ）将写入的命令字分为待执行命令字存储和执行命令字的存储，执行命令字分为第1个操作数类型、第1个操作数除法运算方式和操作数个数的存储、每个操作数的运算符标志的存储；所述浮点操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成浮点操作数从双端口只读只写存储器（Ⅰ）中的读出，不需要占用系统总线；所述浮点操作数读时序控制模块（Ⅲ）产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与运算，按照每个操作数的运算符自动调整运算周期；当参与运算的最后一个操作数读出之后，产生读地址溢出信号，然后再经过一个该操作数的运算周期，发出读运行状态结束的信号，产生一个时钟周期Clock的结果锁存脉冲，然后再发出启动使能信号；所述浮点操作数读时序控制模块（Ⅲ）依据存储器数据空标志控制器（Ⅳ）的空标志状态读出操作数，有下面4种工作状态：1）所述存储器数据空标志控制器（Ⅳ）无存储器1空、存储器2空的标志输出，表明存储器1、存储器2都为数据非空，一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；若正在执行的命令运算过程结束，启动使能信号由“1”→“0”，转为一个存储器空，另一个存储器非空的状态，此时在命令运算过程结束后的第1?个系统时钟Clock的下降沿作为时序脉冲发生的启动信号，向系统发送写指令允许信号；启动浮点操作数读时序控制模块（Ⅲ）的工作；2）所述存储器数据空标志控制器（Ⅳ）输出任何一个存储器空的标志，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；若命令运算过程结束，启动使能信号由“1”→“0”，转为存储器1和存储器2都空的状态；3）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，停止浮点操作数读时序控制模块（Ⅲ）的工作，向系统发送写指令允许信号；4）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，且命令字及多操作数写时序控制模块（Ⅱ）再次被系统选中写入命令字，命令字及多操作数写时序控制模块（Ⅱ）输出写预置脉冲作为浮点操作数读时序控制模块（Ⅲ）的内部时序脉冲发生器的启动信号；所述操作数配置及运算控制模块（Ⅴ）根据命令字及多操作数写时序控制模块（Ⅱ）输出的运算符...

【技术特征摘要】
1.一种双指令多浮点操作数加/减、乘、除运算控制器，其特征在于:该控制器包括双端口只读只写存储器(I )、命令字及多操作数写时序控制模块(II)、浮点操作数读时序控制模块(III)、存储器数据空标志控制器(IV)和操作数配置及运算控制模块(V)； 所述双端口只读只写存储器(I )与命令字及多操作数写时序控制模块(II)、浮点操作数读时序控制模块(III)、操作数配置及运算控制模块(V)连接； 所述命令字及多操作数写时序控制模块(II)还与浮点操作数读时序控制模块(III)、存储器数据空标志控制器(IV)、操作数配置及运算控制模块(V)连接； 所述浮点操作数读时序控制模块(III)还与存储器数据空标志控制器(IV)、操作数配置及运算控制模块(V)连接； 所述双端口只读只写存储器(I )为双端口存储器，一个只写端口，一个只读端口，用于储存两条指令的浮点操作数(下称为操作数)；所述双端口只读只写存储器(I )分为存储器I和存储器2两个存储区域；所述双端口只读只写存储器(I )的写地址高位输入端AB4_1为“O”，或读地址高位输入端AB4_2为“O”，选中双端口只读只写存储器(I )的13个低地址存储单元，即存储器I ;写地址高位输入端AB4_1为“ I ”，或读地址高位输入端AB4_2为“ I ”，选中双端口只读只写存储器(I )的13个高地址存储单元，即存储器2 ； 所述命令字及多操作数写时序控制模块(II)控制完成指令的写入和存储，需要占用系统总线；一条指令包括32 位命令字和若干个操作数，操作数最多为13个；所述命令字及多操作数写时序控制模块(II)在双端口只读只写存储器(I )的存储器I或存储器2为数据空，输出写指令允许信号，方允许被系统选中；当被系统选中写命令字时，在系统WR信号的作用下，写入命令字；当被系统选中写操作数时，其内部产生与系统WR信号同步的写时序脉冲；在写时序脉冲的控制下，将操作数存储在双端口只读只写存储器(I )的存储器I或存储器2中；一条指令的最后一个操作数被写入存储后，转换双端口只读只写存储器(I )的写高位地址输入端AB4_1状态，如果双端口只读只写存储器(I )的存储器I和存储器2都非空，停止命令字及多操作数写时序控制模块(II)的工作； 所述命令字及多操作数写时序控制模块(II)将写入的命令字分为待执行命令字存储和执行命令字的存储，执行命令字分为第I个操作数类型、第I个操作数除法运算方式和操作数个数的存储、每个操作数的运算符标志的存储； 所述浮点操作数读时序控制模块(III)在内部读时序脉冲的控制下，自主完成浮点操作数从双端口只读只写存储器(I )中的读出，不需要占用系统总线；所述浮点操作数读时序控制模块(III)产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与运算，按照每个操作数的运算符自动调整运算周期；当参与运算的最后一个操作数读出之后，产生读地址溢出信号，然后再经过一个该操作数的运算周期，发出读运行状态结束的信号，产生一个时钟周期Clock的结果锁存脉冲，然后再发出启动使能信号； 所述浮点操作数读时序控制模块(III)依据存储器数据空标志控制器(IV)的空标志状态读出操作数，有下面4种工作状态: O所述存储器数据空标志控制器(IV)无存储器I空、存储器2空的标志输出，表明存储器1、存储器2都为数据非空，一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；若正在执行的命令运算过程结束，启动使能信号由“I” 一 “0”，转为一个存储器空，另一个存储器非空的状态，此时在命令运算过程结束后的第I个系统时钟Clock的下降沿作为时序脉冲发生的启动信号，向系统发送写指令允许信号；启动浮点操作数读时序控制模块(III)的工作； 2)所述存储器数据空标志控制器(IV)输出任何一个存储器空的标志，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；若命令运算过程结束，启动使能信号由“I” 一 “0”，转为存储器I和存储器2都空的状态； 3)所述存储器数据空标志控制器(IV)同时输出存储器I空、存储器2空的标志，停止浮点操作数读时序控制模块(III)的工作，向系统发送写指令允许信号； 4)所述存储器数据空标志控制器(IV)同时输出存储器I空、存储器2空的标志，且命令字及多操作数写时序控制模块(II)再次被系统选中写入命令字，命令字及多操作数写时序控制模块(II)输出写预置脉冲作为浮点操作数读时序控制模块(III)的内部时序脉冲发生器的启动信号； 所述操作数配置及运算控制模块(V)根据命令字及多操作数写时序控制模块(II)输出的运算符选择参与运算的每个操作数对应的运算器进行运算，根据输出的第I个操作数的类型选通配置参与加/减或乘法运算的操作数I和操作数2,第I个操作数为除法运算时，还需要根据第I个操作数除法运算方式选通配置参与除法运算的操作数a和操作数b ;所述操作数配置及运算控制模块(V)能够锁存运算结果，并判断运算结果是否异常；系统能够从操作数配置及运算控制模块(V )中读出中间运算结果和命令执行的最终运算结果。2.如权利要求1所述的双指令多浮点操作数加/减、乘、除运算控制器，其特征在于:所述命令字及多操作数写时序控制模块(II)包括模块地址识别(I)、写高位地址控制器(2)、写端口地址计数器(3)、写端口脉冲发生控制器(4)、待执行命令字寄存器(5)、方式类型个数寄存器(6)、运算符移位寄存器(7)、非门I (8)、非门II (9)、或门I (10)、或门II(11)、或门 111(12)、与门 I (13)、与门 II (14)和与门 111(15)； 所述模块地址识别(I)输入端和系统地址总线AB的A31到A27线连接，CSl输出端和或门II (11)的一个输入端连接，CS2输出端和或门III(12)的一个输入端、写端口脉冲发生控制器(4)的使能输入端、操作数配置及运算控制模块(V)连接； 所述模块地址识别(I)内部设置两个地址值，一个是写命令字地址值，一个是写操作数地址值；所述模块地址识别(I)输入的A31到A27地址值与模块地址识别(I)中设置的地址值进行比较，如果和写命令字地址值相等，则输出CSl为“0”，如果和写操作数地址值相等，则输出CS2为“O” ;在任何时刻，CSl和CS2只有一个输出为“0”，或输出都为“I” ； 所述写高位地址控制器(2)的锁存信号输入端与写端口地址计数器(3)的写溢出输出端连接，写高位地址输入端和非门II (9)的输出端连接，复位输入端和与门II (14)的输出端连接，输出端和非门II O)的输入端、双端口只读只写存储器(I )的写地址高位输入端AB4_1、存储器数据空标志控制器(IV)连接；所述写高位地址控制器(2)输出的是双端口只读只写存储器(I )的最高位地址值AB4_1 ;当双端口只读只写存储器(I )的存储器I和存储器2的数据都空时，或者当系统复位信号Rst为“O”时，复位写高位地址控制器(2)，其输出为“O”；当写高位地址控制器(2)的锁存信号输入端由“I” 一“O”时，写高位地址控制器(2)输出端输出的AB4_1状态翻转；所述写端口地址计数器(3)的操作数个数输入端与系统数据总线DB的D3到DO线连接，写预置脉冲输入端和或门II (11)的输出端连接，写计数脉冲输入端与写端口脉冲发生控制器(4)的脉冲②」输出端连接，写复位输入端和系统复位信号Rst线连接，写地址输出端与双端口只读只写存储器(I )的写地址输入端AB_1连接，写溢出输出端还和写端口脉冲发生控制器(4)的写溢出输入端、非门I (8)的输入端、存储器数据空标志控制器(IV)连接; 所述写端口地址计数器(3)实质上是一个减I计数器，系统数据总线DB的D3到DO传输的是参与加/减、乘、除运算的操作数个数值，当双端口只读只写存储器(I )的存储器I空或存储器2空，且满足模块地址识别(I)的CS2输出端为“O”时，WR信号作为写预置脉冲将操作数个数值作为双端口只读只写存储器(I )写端口的低4位地址初值预置给写端口地址计数器(3)，并将写溢出输出端设置为“I”状态； 所述写端口地址计数器(3)输出双端口只读只写存储器(I)的写端口低4位地址值AB_1 ;当写计数脉冲输入端来一个计数脉冲时，写端口地址计数器(3)进行一次-1操作，直到写地址输出端为“0”，AB_1为“0”，此时写溢出信号输出端由“ I” 一 “0”，写溢出信号作为写端口地址计数器(3)停止工作的标志，使得写高位地址控制器(2)的锁存信号输入端由“ I” 一“O”时，写高位地址控制器(2)输出的AB4_1状态翻转；写端口地址计数器(3)在系统复位信号Rst的作用下，复位写端口地址计数器(3)，使得写溢出信号输出端为“O”状态； 所述写端口脉冲发生控制器(4)的同步脉冲输入端与系统写信号WR线连接，启动输入端和与门III (15)的输出端连接，复位输入端和系统复位信号Rst线连接，脉冲①」输出端和双端口只读只写存储器( I )的写信号输入端WR_1连接； 所述写端口脉冲发生控制器(4)的使能输入端为“0”，在启动输入端的脉冲信号作用下启动工作，发出与系统WR脉冲同步的脉冲①_1和脉冲@_1，脉冲①_1作为双端口只读只写存储器(I )的写入信号WR_1，脉冲②_1作为写端口地址计数器(3)的写计数脉冲；所述写端口地址计数器(3)的写溢出信号输出端由“I”一 “0”，写端口脉冲发生控制器(4)停止工作，脉冲①」和脉冲②」的输出端为“I”状态； 所述待执行命令字寄存器(5)的命令字输入端和系统数据总线DB的D31到DO线连接，锁存信号输入端和或门II (11)的输出端连接，输出端的低6位与方式类型个数寄存器(6)的输入端连接，输出端的高26位与运算符移位寄存器(7)的输入端连接； 所述方式类型个数寄存器(6)的锁存信号输入端与浮点操作数读时序控制模块(III)连接，类型输出端、读操作数个数输出端与浮点操作数读时序控制模块(III)连接，方式输出端与操作数配置及运算控制模块(V)连接； 所述运算符移位寄存器(7)的锁存信号输入端与浮点操作数读时序控制模块(III)连接，移位脉冲输入端与浮点操作数读时序控制模块(III)连接，运算符输出端与浮点操作数读时序控制模块(III)和操作数配置及运算控制模块(V)连接； 所述非门I (8)的输出端和或门I (10)的一个输入端连接； 所述或门I (10)的另一个输入端和与门I (13)的输出端连接，输出端向系统输出写指令允许信号； 所述或门II (11)的另二个输入端分别和与门I (13)的输出端、系统WR写信号线连接，输出端作为写预置信号还与浮点操作数读时序控制模块(III)连接；所述或门111(12)的另一个输入端与系统WR写信号线连接，输出端和与门111(15)的一个输入端连接； 所述与门I (13)的二个输入端分别与存储器数据空标志控制器(IV)的存储器I空输出端、存储器2空输出端连接，输出端还和与门III(15)的另一个输入端连接； 所述与门II (14)的一个输入端与存储器数据空标志控制器(IV)的存储器I存储器2都空输出端连接，另一个输入端与系统Rst复位信号线连接。3.如权利要求1所述的双指令多浮点操作数加/减、乘、除运算控制器，其特征在于:所述浮点操作数读时序控制模块(III)包括读高位地址控制器(16)、读端口地址计数器(17)、读端口脉冲发生控制器(18)、异或非门(19)、非门111(20)、非门IV (21)、或门IV (22)、或门乂(23)、与门1￥(24)、与门乂(25)、与门/1(26)、与门￥11(27)和与门珊(28)； 所述读高位地址控制器(16)的锁存信号输入端与读端口地址计数器(17)的读溢出输出端连接，读高位地址输入端和非门111(20)的输出端连接，复位输入端和与门IV(24)的输出端连接，输出端和双端口只读只写存储器(I )的读地址高位输入端AB4_2、非门111(20)的输入端、存储器数据空标志控制器(IV)连接； 所述...

【专利技术属性】
技术研发人员：蔡启仲，李克俭，陆伟男，吴洁琼，王鸣桃，
申请(专利权)人：广西科技大学，
类型：发明
国别省市：