通用成帧规程中的64位并行自同步加扰码器和解扰码器制造技术

本发明专利技术涉及通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列；64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信，其优点：将高速串行数据变成低速并行数据进行处理，极大降低工作频率，提高系统的可靠性。

【技术实现步骤摘要】

【技术保护点】
一种通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列：1）第i位输入信号和第i?21位输出信号异或后的值作为D触发器D(i)的输入信号，i=21,22,?…,63；2）第i+43位输入信号，第i位输入信号和第i+22位输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1,?…,20；64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：1）第i?21位输入信号经过D触发器的输出信号和第i位输入信号异或后的值作为第i位输出信号，i=21,22,?…,63；2）第i+43位输入信号和第i位输入信号异或后的值作为第i位输出信号，i=0,1,?…,20；43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：曹鹏飞，陈伟峰，韩英娜，张睿，封晨，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：