在时钟周期的第一部分期间带有字线激活的时钟存储器制造技术

本发明专利技术涉及在时钟周期的第一部分期间带有字线激活的时钟存储器。存储器（10）包括多个锁存预解码器（20、22、24、26），每一个包括第一晶体管，其耦合在电源电压和锁存器之间并且具有耦合到时钟信号的控制电极；第二晶体管，其耦合到第一晶体管并且具有耦合到第一地址位信号的控制电极；第三晶体管，其耦合到第二晶体管并且具有耦合到第二地址位信号的控制电极；第四晶体管，其耦合到第三晶体管并且具有耦合到时钟信号的延迟的和反相的版本的控制电极；第五晶体管，其耦合在所述第四晶体管和地之间并且具有耦合到时钟信号的控制电极；以及输出，其在时钟信号的时钟周期的第一部分期间提供预解码值以及在时钟周期的第二部分期间提供预定逻辑电平。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及在时钟周期的第一部分期间带有字线激活的时钟存储器。存储器（10）包括多个锁存预解码器（20、22、24、26），每一个包括第一晶体管，其耦合在电源电压和锁存器之间并且具有耦合到时钟信号的控制电极；第二晶体管，其耦合到第一晶体管并且具有耦合到第一地址位信号的控制电极；第三晶体管，其耦合到第二晶体管并且具有耦合到第二地址位信号的控制电极；第四晶体管，其耦合到第三晶体管并且具有耦合到时钟信号的延迟的和反相的版本的控制电极；第五晶体管，其耦合在所述第四晶体管和地之间并且具有耦合到时钟信号的控制电极；以及输出，其在时钟信号的时钟周期的第一部分期间提供预解码值以及在时钟周期的第二部分期间提供预定逻辑电平。【专利说明】在时钟周期的第一部分期间带有字线激活的时钟存储器
本公开通常涉及存储器，并且更具体地涉及带有时钟控制的字线激活的时钟存储器。
技术介绍
字选定是用于读取或写入存储器的关键路径。字线被选定，使得存储器单元沿着选定的字线。启用的存储器单元将它们存储的状态耦合到位线。在读取或写入驱动提供了在写入的情况下待写入到位线上的数据的情况下，感测放大器于是对位线做出响应。因此，随着字线选定过程越来越高效，存储器操作也相应地变得更加高效。困难之一是提供可靠的定时，尤其是在选定字线过程的启动中。相关的一个问题是何时对地址做出响应以及何时提供解码输出的组合。通常这是通过延迟的时钟信号控制的，该信号导致足够长的等待时间以确保该信号被充分开发进而确保信号检测是有效的，但不需要那么长而不必要地延长执行检测所需的时间。因此，需要提供具有改进以上提出的一个或多个问题的电路的字线选择。【专利附图】【附图说明】本专利技术通过举例的方式说明并没有被附图所限制，在附图中类似的参考符号表示相同的元件。附图中的元件被图示是为了简便以及清楚，并且不一定按比例绘制。图1是根据一个实施例的存储器的框图；图2是有助于理解图1的存储器的操作的时序图；图3是图1的存储器的一部分的电路图；图4是作为图3所示的一个替代的图1的存储器的一部分的电路图；以及图5是作为图3所示的另一个替代的图1的存储器的一部分的电路图。【具体实施方式】一方面，存储器具有给字线驱动逻辑提供锁存预解码信号的预解码器电路；所述字线驱动逻辑提供了选定字线的最终解码。预解码器电路被计时，使得响应于时钟而立即解析地址组合并且在时钟周期的早期被锁存。字线也被迅速地驱动，使得地址组合不需要在整个时钟周期保持锁存。其结果是用于选定和驱动字线并准备下一个字线选定的高效率过程。锁存预解码器被设计成有效地提供这种功能以便提供解码值，使得它们在时钟周期的第一部分期间被提供。这通过参照附图和下面的描述中会更好地理解。当将信号、状态位、或类似的装置分别变为其逻辑真或逻辑假状态时，术语“明确肯定”或“设置”以及“否定”(或“非明确肯定”或“清除”)在本专利技术中被使用。如果逻辑真状态是逻辑电平“ I ”，则逻辑假状态是一个逻辑电平“ 0 ”。如果逻辑真状态是逻辑电平“ 0 ”，则逻辑假状态是一个逻辑电平“I”。图1所示的是存储器10，该存储器10包括位阵列12、字线驱动逻辑14、列逻辑15、控制逻辑16、以及预解码器电路18。预解码器电路18包括多个锁存解码器，其中锁存解码器20、22、24、以及26在图1中被示出。预解码器电路18还包括时钟驱动28。在这个例子中，选定字线的地址位的数目是8，使得位阵列12中有256个字线被选定并被示出为字线WLO至WL255。8个地址中的每一个都具有真实(true)和补充(complement),其中补充是通过将“b”添加到标识符来识别的。因此，对于这个例子，最高阶地址具有地址信号AO和AOb。类似地，序列中的下一个地址具有地址信号Al和Alb。最低阶地址具有地址信号A7和A7b。临近最低阶地址具有地址信号A6和A6b。字线驱动逻辑14耦合到位阵列12，锁存解码器包括锁存解码器20、22、24、26、以及控制逻辑16。列逻辑15耦合到位阵列12和控制逻辑16。时钟驱动28接收时钟信号CLK并且具有给锁存解码器20、22、24以及26提供延迟时钟信号DCLK的输出。锁存解码器20具有用于接收地址信号AOb和Alb的输入，如果地址AO和Al是逻辑高，地址信号AOb和Alb是逻辑低。另一方面，如果地址AO和Al是逻辑低，则地址信号AOb和Alb是逻辑高。锁存解码器20具有输出，对于地址信号AOb和Alb是逻辑高的情况，该输出提供了作为逻辑高的解码信号AObAlb，在锁存解码器20被选定的情况下也是如此。对于其它三种情况，锁存解码器20提供逻辑低。地址AO和Al是具有四种组合的一对，使得这两个地址具有四个锁存解码器。类似地，彼此对也有4个锁存解码器。利用四对，AO-Al、A2-A3、A4-A5和A6-A7，总共有16个锁存解码器。锁存解码器22接收地址信号AOb和Al，并提供了解码信号AObAl作为输出。锁存解码器24接收地址信号A6和A7b,并提供了解码信号A6A7b作为输出。锁存解码器26接收地址信号A6和A7，并提供解码信号A6A7。图2所示的是示出了在锁存解码器的两个输入被明确肯定为逻辑高的情况下锁存解码器24的操作的时序图。在这种情况下，地址信号A6和A7b是切换到逻辑高的地址信号。在时钟信号CLK切换到逻辑高之前的设置时间，它们必须处于其预期逻辑状态。当时钟信号CLK切换到逻辑高的时候，锁存解码器开始确定决定其输出的逻辑状态的逻辑状态；解码信号A6A7b。地址信号A6和A7b必须足够长时间为待确定的和锁存的解码信号A6A7b保持其逻辑状态。这是地址信号A6和A7b的保持时间。在保持时间之后，地址信号A6和A7b的逻辑状态可以改变而没有不良影响。响应于解码信号AObAlb、A2bA3b、A6A7b被明确肯定为逻辑高，字线WL2被启用。每一个地址对的一个解码信号被明确肯定。因此，对于每一个访问，四个解码信号被明确肯定并且四个一起被字线驱动逻辑14进一步解码以确定哪个特定字线被选定。在这个例子中，字线WL2被示出为选定，结果是足够长时间为位线保持在逻辑高以沿启用的字线接收位单元的存储状态和随之而来要实现的感测。一旦时钟信号CLK切换回到逻辑低，解码地址A6A7b通过被带回逻辑低而被非明确肯定。地址信号A6和A7b是不相关的，直到刚好在下一个时钟周期之前，这将是处于时钟信号CLK下次切换到逻辑高的时间。地址信号A6和A7b在时钟信号CLK切换到开始下一个周期之前的设置时间需要处于有效的逻辑状态。地址信号A6和A7b被锁存解码器24检测，然后锁存解码器24基于地址信号A6和A7b的逻辑状态在适当逻辑状态提供解码信号A6A7b。基于解码信号A6A7b和其它解码信号，在任何适当地方解码信号A6A7b被锁存以及字线WL2或被再次选定或被禁用。在保持时间之后，地址信号A6和A7B不再需要是有效的，直到下一个周期开始之前的设置时间。图3更详细地示出了锁存解码器24和时钟驱动28。锁存解码器24包括P沟道晶体管30、N沟道晶体管32、N沟道晶体管34、N沟道晶体管36、以及N沟道晶体管38、P沟道晶体管40、P沟道晶体管42、反相器44、N沟道晶体管46、本文档来自技高网...

【技术保护点】
一种存储器，包括：具有多个字线的存储器阵列；多个锁存预解码器，其中所述锁存预解码器中的每一个包括：锁存器；第一导电类型的第一晶体管，所述第一晶体管具有耦合到电源电压的第一电流电极、耦合到所述锁存器的第二电流电极、以及耦合到时钟信号的控制电极；与所述第一导电类型相反的第二导电类型的第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第一地址位信号的控制电极；所述第二导电类型的第三晶体管，所述第三晶体管具有耦合到所述第二晶体管的所述第二电流电极的第一电流电极、第二电流电极、以及耦合到第二地址位信号的控制电极；所述第二导电类型的第四晶体管，所述第四晶体管具有耦合到所述第三晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的延迟的和反相的版本的控制电极、以及第二电流电极；所述第二导电类型的第五晶体管，所述第五晶体管具有耦合到所述第四晶体管的所述第二电流电极的第一电流电极、耦合到所述时钟信号的控制电极、以及耦合到地的第二电流电极；以及输出，其中所述输出在所述时钟信号的时钟周期的第一部分期间提供了与所述锁存器中的锁存值相对应的预解码值以及在所述时钟信号的所述时钟周期的第二部分期间提供了预定逻辑电平，其中所述预解码值表示所述第一地址位信号和第二地址位信号的逻辑函数；以及耦合在所述多个锁存预解码器和所述存储器阵列之间的字线驱动逻辑，其中所述字线驱动逻辑基于在所述时钟周期的所述第一部分期 间由所述多个锁存预解码器提供的预解码值激活了所述多个字线的选定字线。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：赫马·拉马穆尔蒂，拉万德拉拉吉·拉马拉朱，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：