处理器及操作处理器的方法技术

一种处理器包含：RISC CPU核心；及多个外围设备，其包含可配置逻辑单元外围设备。所述可配置逻辑单元外围设备可经配置以将多个输入组合成单一输出。所述可配置逻辑单元可为可编程的以用作多个预定逻辑功能中的一者。

【技术实现步骤摘要】
【国外来华专利技术】处理器及操作处理器的方法相关申请案交叉参考本专利技术主张2011年4月21日提出申请的标题为“用于将各种中断源组合成单一中断源及组合各种信号源以控制驱动强度的逻辑装置(ALogicDeviceforCombiningVariousInterruptSourcesIntoaSingleInterruptSourceandVariousSignalSourcestoControlDriveStrength)”的第61/477,780号美国临时专利申请案的优先权，所述临时专利申请案的全文并入本文中。本申请案涉及：2012年4月18日提出申请的标题为“从十六个输入选择四个信号(SelectingFourSignalsFromSixteenInputs)”的共同待决的第13/449,687号美国专利申请案；2012年4月18日提出申请的标题为“可配置逻辑单元(ConfigurableLogicCells)”的第13/449,850号美国专利申请案；及2012年4月18日提出申请的标题为“可配置逻辑单元(ConfigurableLogicCells)”的第13/449,993号美国专利申请案，所有所述专利申请案均与本文同时提出申请且以全文引用的方式并入本文中。
本专利技术涉及可配置逻辑单元，且更特定来说涉及一种用于1)将各种中断源组合成单一源及2)组合各种信号源以控制驱动强度的逻辑装置。
技术介绍
现代微处理器及微控制器包含若干个中断源，但通常这些中断源本质上全部为单一的。举例来说，计时器中断仅仅来自计时器，且I/O中断仅仅来自I/O引脚。然而，在许多情形中，需要信号的组合以便致使(或防止)发生中断，且此通常是使用具有相当大的复杂度及费用的软件或类经编程状态机的操作来完成。众所周知，这些系统难以写入及调试。另外，现代微处理器包含由各种子系统或I/O控制寄存器作为源的若干个输出。通常，提供专用寄存器(位)以控制I/O引脚的驱动强度(还称转换速率)，或停用(三态)输出，此又可需要相当大的复杂度及费用。
技术实现思路
通过根据本专利技术的实施例的系统及方法在很大程度上克服现有技术中的这些及其它缺陷。根据所主张的实施例，一种处理器包含：RISCCPU核心；及多个外围设备，其包含可配置逻辑单元外围设备。所述可配置逻辑单元外围设备可经配置以将多个输入组合成单一输出。在一些实施例中，所述多个输入包括I/O端口、振荡器输出、系统时钟或外围设备输出，且所述单一输出包括I/O端口、外围设备输入或系统时钟。在一些实施例中，所述单一输出控制输出端口处的驱动强度。在一些实施例中，所述单一输出控制输出端口处的转换速率。在一些实施例中，所述可配置逻辑单元可为可编程的以用作多个预定逻辑功能中的一者。所述可配置逻辑单元外围设备可为可经由一个或一个以上软件寄存器或经由非易失性存储器配置。此非易失性存储器可经静态地连接以用于配置。在一些实施例中，可读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。在一些实施例中，在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。附图说明通过参考附图，可较佳地理解本专利技术，且所属领域的技术人员可易知本专利技术的众多目标、特征及优点。在不同图式中使用相同的参考符号指示相似或相同的物项。图1图解说明包含可配置逻辑单元的示范性集成电路。图2图解说明包含可配置逻辑单元的集成电路中的示范性数据及地址线。图3图解说明包含可配置逻辑单元的示范性模块。图4A及图4B图解说明可配置逻辑单元的软件控制及配置。图5A及图5B图解说明用单一软件控制的功能替换两个经静态配置功能的可配置逻辑单元的示范性逻辑功能。图6A到图6D图解说明示范性可配置逻辑单元的逻辑功能组合选项。图7A到7D图解说明示范性可配置逻辑单元的逻辑功能状态选项。图8图解说明用示范性可配置逻辑单元实施的示范性JK触发器应用及时序。图9是示范性集成电路引脚配置的图。图10图解说明多个可配置逻辑单元的示范性输出寄存器使用。图11图解说明可配置逻辑单元的示范性级联。图12图解说明使用可配置逻辑单元以组合中断请求。图13图解说明使用可配置逻辑单元以控制端口性质。具体实施方式现在转到图式，且尤其注意图1，其展示根据本专利技术的实施例的处理器或微控制器100的图。处理器100包含可体现为RISC核心的处理器核心(MCU)102。处理器核心102经由总线106耦合到一个或一个以上芯片上外围装置，例如模拟外围设备108及数字外围设备110。处理器100可进一步包含一个或一个以上芯片上存储器装置103，其可实施为可编程快闪存储器。另外，如下文将更详细地解释，处理器100进一步包含用作外围装置且耦合到总线106的一个或一个以上可配置逻辑单元(CLC)104。也就是说，可配置逻辑单元104可像其它外围装置一样寻址且为系统提供逻辑功能。如下文将更详细地论述，可配置逻辑单元104可编程以实施多种逻辑功能。举例来说，这些功能可包含“与”、“或”、“异或”功能以及D、JK及SR存储。处理器100进一步包含一个或一个以上输入及/或输出116、118、120、122、124以及相关联端口驱动器、输入控制件114等。在所图解说明的实施例中，可配置逻辑单元104接收来自外部引脚124、数字外围设备110的输入及来自处理器核心102的复位。举例来说，这些输入可包含互补波形产生器(CWG)源、数据信号调制器(DSM)源及直接数字合成(DDS)/计时器时钟输入。一般来说，输入可来自I/O引脚、寄存器位、其它外围设备及内部时钟。另外，可配置逻辑单元104可将数字输出提供到模拟外围设备108、数字外围设备110及处理器核心102中的一者或一者以上。可将额外输出(例如转换速率、上拉三态阈值等)提供到端口驱动器112，而可将其它输出提供到外部引脚118。因此，一般来说，可配置逻辑单元104可接收来自任何子系统(例如数字外围设备、I/O端口或内部状态位或复位信号)的输入，举例来说，包含振荡器输出、系统时钟等，且将输出提供到I/O引脚、外围设备、处理器核心中断、I/O端口控制功能、状态信号、系统时钟及甚至提供到其它可配置逻辑单元(未展示)。如上所述，在一些实施例中，可配置逻辑单元104像其它外围装置一样寻址且可在运行时间配置。在一些实施例中，可配置逻辑单元104可使用一个或一个以上特殊功能寄存器(未展示)在运行时间配置。因此，可配置逻辑单元104完全集成到处理器地址及数据总线中。可基于应用的需要而静态地应用或实时地更新配置。在一些实施例中，可配置逻辑单元104的配置可来自软件寄存器或非易失性存储器。在一些实施例中，可读取存储器且将数据传送到配置寄存器。在其它实施例中，存储器可经静态地连接以用于配置(如同在通用逻辑阵列/可编程逻辑阵列(GAL/PAL)中)。此外，在一些实施例中，在初始配置之后，软件可更新配置。如此，在一些实施例中，将系统信号及I/O信号路由到可配置逻辑单元104，如图2中所展示。接着，可配置逻辑单元104执行所配置的逻辑并提供输出。特定来说，图2中展示包含处理器核心102、编程快闪存储器203及外围设备202的处理器100。编程快闪存储器203经由编程地址线/总线205及编本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2011.04.21 US 61/477,780;2012.04.18 US 13/450,0791.一种处理器，其包括：中央处理器单元(CPU)核心；以及多个外围设备，其包含一个或多个可配置逻辑单元外围设备；其中所述一个或多个可配置逻辑单元外围设备经配置以将多个输入组合成单一输出，其中所述多个输入选择自：至少一I/O端口、内部时钟信号，和所述多个外围设备中其它外围设备中一者的至少一输出信号，且所述单一输出至少路由至外部引脚或所述多个外围设备中其它外围设备中一者的输入，其中所述一个或多个可配置逻辑单元外围设备包含至少一个相关联配置寄存器，所述相关联配置寄存器确定所述一个或多个可配置逻辑单元外围设备中逻辑单元的功能。2.根据权利要求1所述的处理器，其中所述多个输入包括I/O端口、振荡器输出、系统时钟或外围输出，且所述单一输出包括I/O端口、外围输入或系统时钟。3.根据权利要求1所述的处理器，其中所述单一输出控制输出端口处的驱动强度。4.根据权利要求1所述的处理器，其中所述单一输出控制输出端口处的转换速率。5.根据权利要求1所述的处理器，所述一个或多个可配置逻辑单元外围设备可编程以用作多个预定逻辑功能中的一者。6.根据权利要求1所述的处理器，其中所述一个或多个可配置逻辑单元外围设备经由非易失性存储器配置，且其中读取所述非易失性存储器且将配置数据传送到所述至少一个相关联配置寄存器以用于配置所述一个或多个可配置逻辑单元外围设备。7.根据权利要求1所述的处理器，其中在初始配置之后，所述一个或多个可配置逻辑单元外围设备的配置经由软件更新。8.根据权利要求1所述的处理器，进一步包括用于将所述多个输入提供至所述一个或多个可配置逻辑单元外围设备的至...

【专利技术属性】
技术研发人员：凯文·李·基尔泽，肖恩·斯蒂德曼，杰罗尔德·S·兹德内克，维维安·德尔波特，齐克·伦德斯特鲁姆，法尼·杜芬哈格，
申请(专利权)人：密克罗奇普技术公司，
类型：
国别省市：