面积及功率节省标准单元方法技术

本发明专利技术涉及面积及功率节省标准单元方法。本发明专利技术涉及一种半导体集成电路，其包含用于自适应供电调节的电路且是使用增加用于以慢转角特性化电路操作的操作速度的过程来设计的。在一些实施例中，将慢转角电压设定到比预期高的电平以用于由自动化设计工具执行的计时分析。

【技术实现步骤摘要】
面积及功率节省标准单元方法分案申请的相关信息本案是分案申请。该分案的母案是申请日为2008年09月08日、申请号为200880110396.8、专利技术名称为“面积及功率节省标准单元方法”的专利技术专利申请案。
本专利技术大体来说涉及半导体集成电路，且更明确地说涉及使用标准单元方法设计半导体集成电路。
技术介绍
半导体集成电路通常极其复杂。所述电路可包含数千或甚至数百万个门，其成执行各种功能的各种群组。所述门通常被设计成以计时方式操作，其中通过一个或一个以上时钟信号使所述门的操作同步，其中所述门的操作的速度通常取决于制造过程变化、供电电压变化及温度变化。鉴于半导体集成电路的复杂性，在其设计中通常使用自动化工具。所述自动化工具可提供各种功能，但此类工具通常为设计者提供以相对较高级规定电路功能的能力，其中所述工具将高级描述分解为低级实施方案、确定芯片内低级实施方案组件的布局并确定所述芯片内的信号路由。所述自动化工具在将高级描述分解为低级实施方案中极常使用来自标准化组件库的标准化组件。每一标准化组件可包含数个可能的变化，例如，驱动晶体管、缓冲器的数目的变化；晶体管长宽比的变化；或其它事项的变化。所述工具可使用不同的标准化组件来增加某些门的速度或增加保持时间以达到计时目标或用于各种其它原因。半导体集成电路的适当计时操作通常极其重要，如果不满足电路组件及整个电路的计时目标，那么所述电路的功能可能不被适当地执行。遗憾地，集成电路特性可基于植入可变性、材料杂质或其它因素而在各芯片之间不同，但更常见地是在各批次之间不同，且在操作中可基于操作电压或温度变化而不同。因此，自动化工具通常对照过程、电压及温度变化的预期曲线上的不同位置来校验预期电路计时。在许多情形中，对照曲线上的“慢”位置及曲线上的“快”位置来校验计时，但一些工具可对照曲线上的各种点或针对每一变量对照多个曲线来校验计时。通常，所述自动化工具通过使用来自所述库的不同组件或通过插入额外库元件以平行地执行更多操作来计及计时变化。所述工具还可将额外库组件布局成元件链以增加保持时间。通常所述改变产生较高功率的组件或需要额外功率的组件，且通常对增加切换速度或信号上升时间的需要推动对额外功率的要求。然而，数目增加的组件或大小增加的组件通常导致芯片大小要求及功率要求的增加，而此通常为不期望的。
技术实现思路
本专利技术提供用于半导体集成电路设计的面积及功率节省的方法。在一个方面中，本专利技术提供一种供在设计集成电路中使用的方法，其包括：规定对集成电路的要求，所述要求包含实现速度比较功能的信号路径，所述速度比较功能影响所述集成电路的电力线的操作特性；将供自动化工具使用的慢转角的电压设定到比正常高的电平；及使用所述较高电平来确定由所述自动化工具产生的电路设计是否被预期为满足对所述集成电路的计时要求。在另一方面中，本专利技术提供一种用于设计集成电路的方法，其包括：规定对集成电路的要求，所述要求包含动态电压比例缩放；将所述要求转换成寄存器传送级(RTL)描述；及使用比正常高的电压特性化慢转角来合成所述RTL描述。在另一方面中，本专利技术提供一种用于设计集成电路的方法，其包括：接收电路的寄存器传送级(RTL)描述；通过从标准单元库选择单元来合成所述RTL描述以根据所述RTL描述实施功能，所述单元选择部分地基于由所述RTL描述指示的计时要求；针对慢转角及快转角两者，确定所述选定单元是否满足由所述RTL描述指示的所述计时要求，所述慢转角至少部分地由慢过程参数、慢电压参数及慢温度参数确定，所述快转角至少部分地由快过程参数、快电压参数确定，其中所述慢电压参数近似于所述快电压参数。在另一方面中，本专利技术提供一种半导体集成电路，所述半导体集成电路包含用于自适应电压调节的电路，所述半导体集成电路包含通过一过程所选择的标准单元中的门，所述过程在执行计时分析中使用比正常高的电压。在考虑本专利技术之后，将更全面地理解本专利技术的这些及其它方面。附图说明图1是根据本专利技术的方面用于设计集成电路的过程的流程图，图2是根据本专利技术的方面包含实例性动态电压比例缩放电路的集成电路的框图。图3是根据本专利技术的方面的过程的其它流程图。图4是根据本专利技术的方面的集成电路的呈半框图格式的说明性视图。图5是用于执行根据本专利技术的方面的设计操作的计算机系统的框图。具体实施方式图1是用于设计半导体集成电路的过程的流程图。在块111中，确定规范。通常，所述规范规定对集成电路的要求。所述规范可采取若干形式，且可(例如)以VHDL或Verilog代码(但所述VHDL或Verilog代码可基于所述规范)的形式或某一其它形式提供。在块113中，将所述规范转换成寄存器传送语言(RTL)描述。在本专利技术的方面中，所述规范包含提供预定义时间的信号延迟的电路。另外，虽然未显示，但可采用检验过程以确保所述规范与所述RTL描述之间的一致性。将所述RTL描述提供给在块115中合成所述RTL描述的合成工具。市面上可购得各种合成工具。合成工具通常使用脚本及物理门描述库来创建半导体集成电路的逻辑门级实施方案。在许多情形中，所述合成工具使用标准单元实施方案，其中每一标准单元为通常预定义的大小且实施不同的逻辑功能。每一标准单元通常由门级电路(对于给定制造过程，其被特性化为晶体管级)构成，且所述门级电路的特性化允许所述合成工具在确定将使用可能不同的标准单元中的哪些单元、使用多少个单元及设计的实施方案的其它实施方案细节中估计整个设计的操作的不同方面。在执行合成操作中，所述合成工具通常将试图以所产生的芯片满足操作要求(包含计时要求)的方式提供标准单元。由于考虑到正常制造过程变化所述芯片可具有不同的特性，且所述芯片可在不同的条件(例如，不同的供应电压或温度)下操作，因此所述合成工具通常将试图提供在过程、电压及温度变化的预期范围内满足计时要求的芯片的门级描述。因此，所述合成工具通常将包含静态计时分析特征，但有时静态计时分析由单独工具执行。出于图1的目的，假定静态计时分析特征由所述合成工具提供，但在一些实施例中，应理解，此特征经提供作为以一可能的重复方式与所述合成工具一起操作的单独工具。在本专利技术的一方面中，增加电压变化的预期范围中的最低电压值且降低电压变化的预期范围中的最高电压值，但在各种实施例中可仅完成一者或另一者。举例来说，合成工具可预期标称供应电压介于从0.9伏的低电压到1.2伏的高电压的范围内，其中所述电压通常为轨到轨电压。在本专利技术的一方面中，可通知所述合成工具标称供应电压介于从1.0伏的低电压到1.1伏的高电压的范围内。在本专利技术的一些方面中，可通知所述合成工具标称低电压条件与标称高电压条件相同或大致相同，举例来说，两者均可以为1.1伏。或者，可通知所述合成工具标称供应电压介于从1.1伏的低电压到1.2伏的高电压的范围内，或可通知所述合成工具标称供应电压介于从0.9伏的低电压到1.0伏的高电压的范围内。在许多情形中，在合成之后执行检验以确保由所述合成工具提供的门级网表与所述RTL描述及/或所述规范一致。各种检验工具为可用的，且可以是基于二元决策图(BDD)的工具、自动测试模式产生(ATPG)工具或者其它工具或工具的组合。在块117中，由布局和布线工具接收所述门级合成。所述布局和布线工具确定半导体集成电路本文档来自技高网...

【技术保护点】
一种用于设计集成电路的方法，其包括：接收电路的寄存器传送级(RTL)描述；通过从标准单元库中选择单元来合成所述RTL描述以根据所述RTL描述来实施功能，所述单元选择部分地基于由所述RTL描述指示的计时要求；针对慢转角及快转角两者，确定所述选定单元是否满足由所述RTL描述指示的所述计时要求，所述慢转角至少部分地由慢过程参数、慢电压参数及慢温度参数所确定，所述快转角至少部分地由快过程参数、快电压参数及快温度参数所确定，其中所述慢电压参数近似于所述快电压参数。

【技术特征摘要】
2007.09.13 US 11/855,0771.一种用于设计集成电路的方法，其包括：接收电路的寄存器传送级RTL描述；且通过从标准单元库中选择单元来合成所述RTL描述以根据所述RTL描述来实施功能，所述单元选择部分地基于由所述RTL描述指示的计时要求，包括；基于由所述RTL描述指示的计时要求确定慢转角的默认电压；使用比所述慢转角的默认电压高的电压执行所述慢转角的计时分析；以及包括用于设计所述集成电路的自适应供电调节电路。2.根据权利要求1所述的方法，其进一步包...

【专利技术属性】
技术研发人员：贝赫纳姆·马莱克科斯拉维，迈克尔·布鲁诺利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：