【技术实现步骤摘要】
【技术保护点】
一种应答器数据时钟的发生装置，包括FPGA；其特征在于：所述的FPGA加载有判决模块、分频计数模块和时钟输出模块；其中：所述的判决模块用于接收应答器的报文数据，根据所述的报文数据生成分频计数模块的计数范围；所述的分频计数模块用于以FSK信号作为计数时钟，在所述的计数范围内进行计数；所述的时钟输出模块用于将分频计数模块输出计数结果的最高位作为应答器数据时钟并输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘晓鹏，吴中宁，韩雁，
申请(专利权)人：浙江大学，北京交大微联科技有限公司杭州分公司，
类型：发明
国别省市：
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