偏移正交相移键控调制方法、装置和数字信号发生器制造方法及图纸

本发明专利技术实施例提供一种偏移正交相移键控调制方法、装置和数字信号发生器，该方法包括：将待调制的串行码流转换为两路串行码流，两路串行码流包括第一路串行码流和第二路串行码流；将第一路串行码流延迟半个码元周期以产生第三路串行码流；将第二路串行码流和第三路串行码流合并构成并行数据流，并将并行数据流转换成调制相位；在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；将N位地址累加器发送的N位相码与调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；根据相位加法器发送的读地址读出波形，并输出数字式的OQPSK调制信号。该方法可省去大量硬件电路，具有体积小、功耗低、稳定可靠、参数可设等优点。

【技术实现步骤摘要】
偏移正交相移键控调制方法、装置和数字信号发生器
本专利技术涉及电子测量测试领域，具体涉及一种偏移正交相移键控(OQPSK，offsetQuadraturePhaseShiftKeying)调制方法，特别是涉及偏移正交相移键控调制方法、装置和一种产生OQPSK调制信号的数字信号发生器。
技术介绍
在电子系统的测量、校验及维护中，数字和矢量信号发生器被广泛采用，随着电子技术的发展，要求信号发生器能够产生丰富的调制信号。偏移正交相移键控(OffsetQuadraturePhaseShiftKeying，OQPSK)，是一种在正交相移键控(QPSK)基础上发展起来的恒包络数字调制技术。在普通的QPSK调制中，两个正交支路的数据在时间上是完全对准的，当两路数据相位同时改变时，会发生180°的载波相位跳变。这种相位的跳变会使信号在通过带宽受限信道时发生明显的包络变化。这种包络有明显变化的信号在经过非线性放大器后，会使已经滤除的带外分量又被恢复出来，导致频谱扩散和信号失真。在OQPSK调制中，两路数据流在时间上错开了半个码元周期(一个比特)。由于时间上的错开，在任何传输点上只可能有一个二进制分量可改变状态，合成的相移信号只可能出现0°、±90°三种相位跳变，不会出现180°的相位跳变。滤波后的OQPSK信号包络不会过零点(深调幅)。所以频带受限OQPSK的信号包络起伏比频带受限QPSK的信号小，经限幅放大后频带展宽得少，故OQPSK性能优于QPSK。传统的OQPSK调制器都是由硬件电路来完成，存在电路复杂、体积大和功耗高等缺点。随着数字技术的发展，高性能的可编程逻辑阵列(FPGA)常作为核心元件实现OQPSK调制，OQPSK调制的主要算法都由FPGA实现。文献《OQPSK调制信号的FPGA实现》(中国新通信，2010年01期)说明了在FPGA上实现OQPSK调制信号的产生过程。FPGA内部的主要功能模块如图1所示，与QPSK信号的产生大体上相似，不同之处在于输入的信息序列A(t)经过串/并转换模块101执行串/并变换后分为两路数据流a、b，其中一路数据流a相对于另一路数据流b延迟了半个码元周期，变成了数据流a*。载波产生电路103用于产生两路正交载波cos(ωct)和sin(ωct)，分别与数据流a*和数据流b相乘。由于加到乘法器104、105上的两路数据流不会同时改变，这样调制器输出信号只可能发生90°的相位跳变，而QPSK信号则可能发生180°的相位跳变。图1中的延迟Ts/2电路102就是为了使上下两路数据流偏移半个码元周期，Ts是一个码元周期；相加电路106的作用是将2路波形数据相加。专利技术人在实现本专利技术的过程中发现，上述技术方案采用FPGA技术，省去了大量的硬件电路，但由于采用了基于笛卡儿架构的正交幅度调制方案，所以至少存在以下不足之处：1、电路中需要2个乘法器，会占用FPGA内部宝贵的乘法器资源；2、乘法器、加法器会影响FPGA的时序性能，进而限制了载波频率；3、目前FPGA主要采用直接数字信号合成技术(DDS，DirectDigitalSynthesizer)或者CORIDC(CoordinateRotationDigitalCompute)算法产生正弦波，该方案要求FPGA内部产生2个正交的载波，因此耗用的FPGA资源，无论是可编程逻辑块，还是内部存储器，都会比较多；4、为了提高载波频率，通常采用并行DDS的解决方案，这时图1的乘法器、加法器也会成倍增加。换言之，上述方案的扩展性不好。
技术实现思路
本专利技术的目的在于，提供一种OQPSK调制信号的产生方法、装置和数字信号发生器，以达下述目的：(1)全数字实现方式，(2)无需乘法器，(3)无需正交载波，(4)良好的扩展性，(5)实现简单，(6)特别适用于数字信号发生器。为达上述目的，一方面，本专利技术实施例提供了一种偏移正交相移键控OQPSK调制装置，所述装置包括：串/并转换模块，用于将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；延迟电路，用于将第一路串行码流延迟半个码元周期以产生第三路串行码流；调制相位转换器，用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；N位地址累加器，用于在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；相位加法器，用于将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；载波波表存储器，用于根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。为达上述目的，另一方面，本专利技术实施例提供了一种数字信号发生器，所述数字信号发生器包括：人机界面/用户接口、中央处理单元、非易失存储器、控制单元、OQPSK调制单元、时钟模块、数模转换模块和模拟电路；所述中央处理单元与所述人机界面/用户接口、所述非易失存储器和所述控制单元相连，所述控制单元与所述OQPSK调制单元相连，所述数模转换模块与所述OQPSK调制单元和所述模拟电路相连；所述OQPSK调制单元包括：串/并转换模块，用于将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；延迟电路，用于将第一路串行码流延迟半个码元周期以产生第三路串行码流；调制相位转换器，用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；N位地址累加器，用于在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；相位加法器，用于将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；载波波表存储器，用于根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。为达上述目的，又一方面，本专利技术实施例提供了一种偏移正交相移键控OQPSK调制方法，所述方法包括：将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；将第一路串行码流延迟半个码元周期以产生第三路串行码流；将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。为达上述目的，又一方面，本专利技术实施例提供了一种偏移正交相移键控OQPSK调制方法，所述方法包括：接收用户设置的调制参数；中央处理单元将初始载波波表通过控制单元写入到载波波表存储器；中央处理单元将用户自定义的数据文件写入到非易失存储器，并将所述用户设置的调制参数发送给控制单元；中央处理单元根据用户要求，将内置的待调制文件或者用户自定义的数据文件从非易失存储器中读出，并通过控制单元写入到调制文件存储器；控制单元读取调制文件存储器，并将待调制文件或者用户自定义的数据文件转换为串行码流；OQPSK调制单元根据所述串行码流、所述初始载波波表和所述用户设置的调制参数，产生数字形式的OQPSK调制信号；数模转换本文档来自技高网...

【技术保护点】
一种偏移正交相移键控OQPSK调制装置，其特征在于，所述装置包括：串/并转换模块，用于将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；延迟电路，用于将第一路串行码流延迟半个码元周期以产生第三路串行码流；调制相位转换器，用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；N位地址累加器，用于在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；相位加法器，用于将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；载波波表存储器，用于根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。

【技术特征摘要】
1.一种偏移正交相移键控OQPSK调制装置，其特征在于，所述装置包括：串/并转换模块，用于将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；延迟电路，用于将第一路串行码流延迟半个码元周期以产生第三路串行码流；调制相位转换器，用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；N位地址累加器，用于在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；相位加法器，用于将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；载波波表存储器，用于根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。2.根据权利要求1所述的装置，其特征在于，所述调制相位转换器，具体用于根据预设的并行数据流与调制相位之间的对应关系，将所述并行数据流转换成调制相位。3.根据权利要求1所述的装置，其特征在于，所述相位加法器，具体用于将所述N位相码的最高2比特与2比特的调制相位相加，所述N位相码的其余比特不变。4.根据权利要求1所述的装置，其特征在于，所述载波波表存储器内初始化了载波波表，或者在OQPSK调制之前由上层接口写入了载波。5.一种数字信号发生器，其特征在于，所述数字信号发生器包括：人机界面/用户接口、中央处理单元、非易失存储器、控制单元、OQPSK调制单元、时钟模块、数模转换模块和模拟电路；所述中央处理单元与所述人机界面/用户接口、所述非易失存储器和所述控制单元相连，所述控制单元与所述OQPSK调制单元相连，所述数模转换模块与所述OQPSK调制单元和所述模拟电路相连；所述OQPSK调制单元包括：串/并转换模块，用于将待调制的串行码流转换为两路串行码流，所述两路串行码流包括第一路串行码流和第二路串行码流；延迟电路，用于将第一路串行码流延迟半个码元周期以产生第三路串行码流；调制相位转换器，用于将所述第二路串行码流和所述第三路串行码流合并构成并行数据流，并将所述并行数据流转换成调制相位；N位地址累加器，用于在时钟脉冲的控制下，累加N位的频率控制字得到N位相码；相位加法器，用于将所述N位地址累加器发送的N位相码与所述调制相位转换器发送的调制相位相加，以生成载波波表存储器的读地址；载波波表存储器，用于根据所述相位加法器发送的读地址读出波形，并输出数字形式的OQPSK调制信号。6.根据权利要求5所述的数字信号发生器，其特征在于，所述数字信号发生器还包括：调制文件存储器，与所述控制单元相连，用于缓存待调制文件。7.根据权利要求5所述的数字信号发生器，其特征在于，所述调制相位转换器，具体用于根据预设的并行数据流与调制相位之间的对应关系，将所述并行数据流转换成调制相位。8.根据权利要求5所述的数字信号发生器，其特征在于，所述相位加法器，具体用于将所述N位相码的最高2比特与2比特的...

【专利技术属性】
技术研发人员：丁新宇，王悦，王铁军，李维森，
申请(专利权)人：北京普源精电科技有限公司，
类型：发明
国别省市：