一种用于集成电路的多个时序模式合并的方法和系统技术方案

本发明专利技术公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。

【技术实现步骤摘要】

本专利技术一般涉及集成电路设计，更具体地，涉及一种用于集成电路的多个时序模式合并的方法和系统。
技术介绍
集成电路设计的流程的一个很重要的步骤就是时序分析(Timing Analysis),时序分析中，首先可以对于时钟效应的预计采用理想时钟模型(Ideal Clock Model),进行静态时序分析，然后插入时钟树(Insert Clock Tree)，插入时钟树也称时钟树规划。现有的时钟树规划过程可以手工完成，也可以由电子设计自动化(EDA)工具来完成的，最流行的时钟树都采用自动化工具来完成。其基本原理是根据各时序器件到时钟源的距离，在适当的位置放置缓冲器(buffer)以使时钟源到每个时序器件的时钟偏差(skew)最小化。插入的由缓冲器组成的树状的信号中继网络被称为时钟树。插入的时钟树要求能够满足时序约束文件中的时序约束，从而保持时序的收敛性，达到设计的效果。最后进行带时钟的时序分析以及时钟树调节。时钟树规划、时钟树插入以及时钟树调节的耗时往往要以天甚至周来计算，是集成电路设计过程中影响设计周期的重要因素。尤其当前的集成电路设计中，常常一个芯片具有多个时序模式，也就是说，该芯片的逻辑电路可以在多个不同的时钟频率下工作，在这种情况下，传统的设计中，一种解决办法是对每个时序模式，都进行静态及动态时序分析，使多个时序模式都达到时序收敛，仅仅是一个时序模式的时序分析，已经需要大量时间，对多个时序模式的时序分析，显然需要消耗更大量的时间，使得整个设计周期大大加长；由用户自己将多个时序模式合并成较少的时序模式，最好是合并成一个时序模式，在这种方法中，一种解决办法是:采用最大时钟频率的时序要求，但是这种解决方案在电路的逻辑域彼此有交互的情况下是有问题的；现有技术中的另一种方案，首先接收多个在不同时序下所要求的时序约束文件，并且生成合并的时序约束文件，这个时序约束文件合并时将多个时序约束完整地汇总为一个超级模式(super mode)，所有时序约束文件中的所有的时钟波形都会保存在超级模式中，然后可以用于物理设计工具进行多次的物理设计迭代，但是这种合并方式只考虑了时序约束，没有考虑电路；另外，在合并过程中也没有考虑时序冗余，后续将会详细介绍对于某些集成电路设计，这种合并方法不能解决问题。
技术实现思路
因此，需要一种集成电路的多个时序模式合并的方法和系统，使得设计人员能够迅速合并多种时钟模式，从而减少设计时间、提高设计效率。根据本专利技术的一个方面，提供了一种用于集成电路的多个时序模式合并的方法，包括:对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。根据本专利技术的另一个方面，提供了一种用于集成电路的多个时序模式合并的系统，包括:分组装置，被配置为对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；静态时序分析装置，被配置为对所述电路在多个给定的时序模式下进行静态时序分析；关系获得装置，被配置为根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及合并装置，被配置为将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。附图说明通过对附图中本专利技术示例实施例方式的更详细描述，本专利技术的上述、以及其它目的、特征和优势将变得更加明显，其中，相同的参考标号通常代表本专利技术示例实施例方式中的相同部件。图1示出了一个实际的集成电路设计例子；图2示出了另外一个实际的集成电路设计的不同的时序模式；图3示意性地示出了根据本专利技术的一种实施方式的用于集成电路的多个时序模式合并的方法的流程图；图4是一个常规电路示意图；以及图5示出了用于集成电路的多个时序模式合并的系统500的结构框图。具体实施例方式将参照附图更加详细地描述本专利技术的优选实施方式，在附图中显示了本专利技术的优选实施例。然而，本专利技术可以以各种形式实现而不应该理解为被这里阐述的实施例所限制。相反，提供这些实施例是为了使本专利技术更加透彻和完整，并且，完全将本专利技术的范围传达给本领域的技术人员。图1示出了一个实际的集成电路设计例子，该电路包含两个逻辑域(LogicDomain)Pl和P2以及两个时序模式，如表I所示。每个逻辑域在不同的时序模式下的时序要求不同，其中例如数据20ns表示第一逻辑域Pl在第一时序模式下的时钟周期为20纳秒(ns)。其中DTA参数(延迟和时序调整Delay and Timing Adjust)主要用于计算时序检查时的时序调整，例如计算源头为寄存器时钟输出，信号末端为寄存器时钟接收，信号源头到达时间是AT1，信号末端到达时间是AT2，时序分析会作信号建立时间的检查，可用公式标不为:AT2 < (ATI+DTA参数-信号建立时间)表I中在第一时序模式下，逻辑域P2到逻辑域Pl的DTA参数为10ns。图2示出了另外一个实际的集成电路设计的不同的时序模式。该电路主要功能是高速数据的接收。在功能时序分析的时候，高速核给逻辑域B提供时钟，片上锁相环为逻辑域A提供时钟，逻辑域A和逻辑域B之间有交互，但是因为时钟来源不同，彼此间没有时序检查；但设计的集成电路常常要做ASST (AT Speed Structural Test)测试，ASST时序主要用来检查芯片上会被测试机高速测试的路径是否已经完成了时序收敛，在作ASST时序分析的时候，逻辑A和逻辑域B的时钟均由同一锁相环提供，逻辑域A和逻辑域B之间的交互发生了时序检查。图2中的第一条路径(即圆圈I指示的路径)为ASST模式路径，第二条路径(即圆圈2指示的路径)为功能模式路径，正常情况下，这两个模式路径的时序要求应该是相同的，但是，在该示例中，由于两个模式路径走了不同的路径，他们的时序要求就不同了。表I 一个实际的集成电路设计的不同时序要求本文档来自技高网...

【技术保护点】
一种用于集成电路的多个时序模式合并的方法，包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。

【技术特征摘要】
1.一种用于集成电路的多个时序模式合并的方法，包括: 对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组； 对所述电路在多个给定的时序模式下进行静态时序分析； 根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及 将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。2.根据权利要求1所述的方法，其中创建的逻辑组中，由同一时钟驱动的逻辑器件在一个逻辑组中。3.根据权利要求2所述的方法，其中所述每个时序模式的逻辑组之间的关系包括:逻辑组之间是否存在交互、交互的方向、交互的参数以及逻辑组内部交互的参数。4.根据权利要求3所述的方法，其中逻辑组之间是否存在交互以及交互的方向是通过如下方式之一获得的: 利用在静态时序分析过程中将时钟在电路中进行传播来得到逻辑组之间是否存在交互以及交互的方向； 利用对逻辑组内各个逻辑器件进行向前或向后追踪来得到该逻辑组与其它逻辑组之间是否存在交互以及交互的方向； 利用遍历电路中所有逻辑器件之间的连接关系来得到逻辑组之间是否存在交互以及交互的方向。5.根据权利要求3或4所述的方法，其中所述逻辑组之间交互的参数是通过所述静态时序分析结果中的包含时序信息的电路获得的。6.根据权利要求3-5之一所述的方法，其中所述逻辑组之间交互的参数包括延迟和时序调整参数DTA，所述逻辑组内部交互的参数还包括时钟最小脉冲宽度参数。7.根据权利要求6所述的方法，其中所述将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并包括: 对于任意两个逻辑组，根据在所述多个时序模式的每个时序模式中的所述两个逻辑组之间的DTA参数获得最小DTA参数； 对于逻辑组内部，根据获得的最小DTA参数对应的时序模式中的时钟最小脉冲宽度参数，获得最大的时钟最小脉冲宽度参数。8.根据权利要求1所述的方法，其中还包括:将合并的结果生成时序约束文件。9.一种用于集成电路的多个时序模式合并的系...

【专利技术属性】
技术研发人员：牛佳，戴红卫，程铁鹏，李恭琼，李侠，周凡，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：