集总式8X8低延迟高带宽交叉点缓存队列片上路由器制造技术

本发明专利技术涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：判决模块、FIFO队列缓冲、输出模块。每个输入端口都有一个判决模块，每个输出端口上有1个输出模块、每个交叉点处有个FIFO缓冲队列。有效数据输入时，数据首先进去判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。

【技术实现步骤摘要】

本专利技术涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，具体的说是一种涉及片上网络技术、片上通信技术、片上路由技术的片上路由器。
技术介绍
随着单芯片多处理器CMPs (Chip multiprocessors)与片上系统 SoC (System onchip)时代的到来,片上通信成了限制其发展的瓶颈。NoC (Networks on Chip)的提出从结构上解决了此问题，NoC的核心思想是将宏观的计算机网络映射到单芯片上。NoC的关键部件是片上路由器，路由器性能的直接关系到整个系统的性能。但是，一般的路由器都会在线卡与交换网络之间存在一个潜在的实时闭环，线卡需要知道什么时候可以发送数据，什么时候不可以发送，需要在线卡与交换网络之间有个握手信号，这将形成一个实时闭环。这个实时通信闭环需在一个时隙内完成传输，否则数据就会传输出错，但是每个线卡与交换网络之间的距离是不一样的，深亚微米下线长会影响传输速度，为了正确的传送握手信号，解决的一个办法就是增大时隙，即降低时钟频率，但这就会降低路由器的性能，交叉点缓冲队列模型路由器CQ (Crosspoint Queued)很好的解决了这个问题，CQ模型在每个交叉点处插入FIFO将输入与输出分开，FIFO满的话直接丢包，打破了这个实时环，也就打破了这个制约路由器性能的瓶颈；另一方面，由于插入了 FIFO缓冲对列，这就将输出与输入模块相对的独立开来，从而使调度模块不需要同时考虑输出与输入的状态，实现输出与输入的集总调度，降低了调度的复杂度，提高了调度的速度，从而提高了路由器的性能。基于CQ型模型，本专利技术提出了一种集总式8X8低延迟交叉点缓存队列片上路由器。与其他一些技术相比，本专利技术的优点在于，打破了限制片上路由器性能的实时闭环，实现了低延迟的路由功能。有效的降低了调度模块调度算法的复杂度，在不影响调度公平性的同时，有效提高了调度效率。
技术实现思路
本专利技术的目的是:为了解决传统路由器中实时闭环的限制，提供一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，具有低延迟、高带宽的特点。本专利技术的技术方案是:一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器。采用了三种部件构成:判决模块、FIFO缓冲队列、输出模块。连接方式如图1所示:有效数据输入时，数据首先进入判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至相应交叉点的FIFO缓冲队列中，等待响应信号到达后再发送。上述判决模块用于判决出输入数据需要发送至哪个端口，并根据判决结果将数据传送至相应的端口，若下个时钟周期到来前，响应信号已到，则直接输出至输出模块，若没，则缓存至交叉点FIFO缓冲队列等待发送。上述FIFO缓冲队列，用于缓存发送来的数据。上述输出模块内的仲裁器用于对输入端口进行仲裁与响应。输出模块中的输出寄存器用于寄存数据并输出。本专利技术与现有技术相比较，具有如下优点: (I)本专利技术有效的解决了传统路由器中线卡与交换网络中由于握手信号而形成的实时闭环对路由性能的限制，实现了数据传输的低延迟。(2)本专利技术由于在交叉点处插入了 FIFO缓冲，这就将输出与输入模块相对的独立开来，从而使调度模块不需要同时考虑输出与输入的状态，实现输出与输入的集总调度，降低了调度的复杂度，提高了调度的效率，从而提高了路由器的性能。附图说明图1是系统总框图。图2是判决模块。图3是输出模块。具体实施例方式本专利技术的优选实施例结合附图详述如下: 实施例一: 如图1所示，一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器包括了三种部件构成:判决模块(I)、FIFO缓冲队列(2)、输出模块(3)。其特征是:每个输入端口都有一个判决模块(I )，每个输出端口上有I个输出模块(3 )、每个交叉点处有个FIFO缓冲队列(2)。有效数据输入时，数据首先进去判决模块进行判决(1)，判决输出端口，同时向相应的输出模块(3)发送请求信号，等待输出模块(3)仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列(2)中，等待响应信号后再发送。实施例二: 本实施例与实施例一基本相同，特别之处如下: < 一 >、判决模块(I) 如图2:判决模块(I)为2 3级可变流水线设计。当数据有效时，数据被寄存在第一级寄存器，同时取出簇号与处理器标号，处理器标号与处理器标签寄存器中的值比较，簇号则查找响应的路由表，若匹配则产生匹配信号，当匹配信号有效且数据有效或者FIFO非空时产生仲裁请求信号。匹配成功后，数据进入第二个寄存器，等待响应信号，若在下一个时钟到来之前，响应信号已经来到且FIFO为空，则数据直接通过多路选择器与三态门直接发送至数据总线上；若没有，则数据进入FIFO队列等待仲裁输出。不经过FIFO时，为2级流水线，进过FIFO时，为3级流水线，此可变流水线结构可以很好实现路由器的低延迟。由于一个有效数据分两个时钟周期进来，采用了一个D触发器与反相器产生一个二分频电路作为匹配信号寄存的使能端，寄存后的匹配信号与数据有效信号相与生成FIFO写时能信号，数据有效匹配时，连续存储(或发送)两个有效数据。判决模块中的处理器标签寄存器与路由表都是可配置的。图中省略了时钟信号与复位信号，且虚线内的FIFO缓冲队列挂载在交叉点处，这里为了描述方便，将FIFO缓冲队列放入判决模块中描述。〈二〉、输出模块(3) 图3所不:输出模块(3)由两部分组成:输出寄存器与仲裁器，输出寄存器用于寄存输出数据；输出模块中的仲裁器是一种轮询仲裁器，由优先级编码器、指针更新控制电路组成；优先级编码器又由固定优先级、可编程优先编码器、解码器和一些基本逻辑门与寄存器组成。指针控制电路由优先级寄存器、加法器和选择器组成。当使能信号有效，有仲裁请求时。仲裁开始，请求信号进入固定优先级仲裁器仲裁，同时，将优先级寄存器中经解码器解码得到的结果取反后与输入请求相与后进入可编程优先级编码器，得到屏蔽信号与仲裁结果。将屏蔽信号与固定优先级仲裁器结果相与后(实现屏蔽功能)再与可编程优先级编码器的结果相或作为输出结果。若屏蔽无效，取固定优先级编码器结果为输出结过；若屏蔽信号有效，屏蔽掉固定优先级编码器结果，取可编程优先级编码器结果作为输出结果。同时，此结果进去指针更新控制电路进行优先级指针更新。本文档来自技高网...

【技术保护点】
一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，包括判决模块（1）、FIFO缓冲队列（2）、输出模块（3）。其特征是：每个输入端口都有一个判决模块（1），每个输出端口上有1个输出模块（3）、每个交叉点处有个FIFO缓冲队列（2）；有效数据输入时，数据首先进去判决模块进行判决（1），判决输出端口，同时向相应的输出模块（3）发送请求信号，等待输出模块（3）仲裁结果；一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。

【技术特征摘要】
1.一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，包括判决模块(I )、FIFO缓冲队列(2)、输出模块(3)。其特征是:每个输入端口都有一个判决模块(1)，每个输出端口上有I个输出模块(3)、每个交叉点处有个FIFO缓冲队列(2);有效数据输入时，数据首先进去判决模块进行判决(1)，判决输出端口，同时向相应的输出模块(3)发送请求信号，等待输出模块(3)仲裁结果；一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。2.根据权利要求1所述的集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其特征在于所述的判决模块(I)采用了可变流水线结构来降低延迟，其基本结构:当数据有效时，数据被寄存在第一级流水线寄存器中，取出簇号、处理器标号，处理器标号与处理器标签寄存器值比较，簇号在路由表中查找是否匹配，若匹配则产生匹配信...

【专利技术属性】
技术研发人员：毕卓，王镇，张莹，徐云川，孔维利，
申请(专利权)人：上海大学，
类型：发明
国别省市：