本发明专利技术提供了存储器设备和有关技术来对存储器设备中储存的数据进行更改而无需向外部设备发送改数据。在存储器设备处接收对存储器设备的存储器阵列中的存储器位置处储存的数据进行更改的命令。改命令包括要用来更改该数据的值。存储器设备从存储器位置读取数据。从存储器位置读取的数据由存储器设备中的更改电路基于从该命令获得的值而更改以产生结果数据。由更改电路产生的结果数据被写入回存储器位置。由于存储器设备不需要在片下向本申请中称为主机设备的另一设备发送从存储器阵列读取的数据，大大减小了带宽的输入/输出带宽，允许有更小功率的存储器设备操作和降低延时。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及可用于下述应用的存储器子系统:这些应用要求大量的计数和类似的计算操作。
技术介绍
在有线和无线网络环境中，网络的性能是利用网络分析仪设备来监视的。网络分析仪设备使用计数器来储存与网络流有关的信息以及与网络中的流量(traffic)相关的其他统计量度。这些计数器被用在流量管理、故障调试、网络监视以及各种其他分析和测量功能中。当设备中的计数器的数量很大时，在片上(on-chip)储存计数器的成本和管芯面积变得无法接受。具有缓存算法的片下(ofT-chip)动态随机存取存储器(DRAM)设备可以用来解决这个问题，使得能够以线速率(line-rate)更新这些计数器。但是，使用标准的DRAM设备需要更高的输入/输出(I/O)带宽，需要更高功率来支持更大带宽，并需要更长的读取-更改-写入延时(read-modify-write latency)来支持在储存这些计数器的存储器设备与对这些计数器进行更新的主机设备之间进行的交换。附图说明图1是存储器设备的框图示例，该设备被配置成:响应于从外部主机设备接收的命令，在内部对该存储器设备中储存的数据执行更改操作，作为读取-更改-写入操作序列的一部分。图2是存储器设备中的控制电路的框图示例，该控制电路被配置来为读取-更改-写入操作序列生成控制信号。图3是用于控制信号的信号定时图的示例，这些控制信号被对于读取-更改-写入操作序列而生成，以访问存储器设备中的存储器单元。图4是图示了读取-更改-写入操作序列期间信号和数据流的图表示例。图5是图示了读取-更改-写入操作序列的流程图的示例。图6是图1所示存储器设备中使用的更改电路的框图示例。图7和图8是定时图的示例，这些定时示了更改电路在读取-更改-写入操作序列期间的操作。图9是网络分析器设备的框图示例，该网络分析仪设备包括图1所示的存储器设备。具体实施例方式MM这里提供了存储器设备和相关技术来对存储器设备中储存的数据进行更改而无需向外部设备发送该数据。该存储器设备可用作独立的存储器，并可用作网络计数器缓存。在该存储器设备处接收命令，以对存储器设备的存储器阵列中的存储器位置处储存的数据进行更改。该命令包括要用来更改该数据的值。该存储器设备从该存储器位置读取数据。从该存储器位置读取的数据由存储器设备中的更改电路基于从该命令获得的值而更改，以产生结果数据。由更改电路产生的结果数据被写入回该存储器位置。由于存储器设备不需要向另一设备(在本中请中称为主机设备)发送从片下存储器阵列读取的数据来更新该数据，所以大大减小了带宽中的输入/输出带宽，允许低功率的存储器设备操作和更低的延时。示例件实施例首先参考图1，标号10示出了存储器设备，该设备被配置来执行读取-更改-写入(Read-Modify-Write)操作。存储器设备10被配置成与主机设备12进行接口，并从主机设备12接收命令以访间存储器设备10中储存的数据。具体而言，存储器设备10被配置成内部地对所储存的数据执行操作(否则这些操作将由主机设备12执行)，因而减少存储器设备10需要向主机设备12供应回的数据的量。这降低了存储器设备10与主机设备12之间的输入/输出带宽要求。为此，存储器设备10包括输入/输出接口 13、控制电路14⑴和14 (2)、存储器阵列接口 16以及一个或多个存储器阵列18，存储器阵列18包括被配置来储存数据的多个存储器单元。存储器阵列19作为在多个存储器单元中储存数据的装置。在一种形式中，存储器阵列18包括嵌入式动态随机存取存储器(eDRAM)阵列。存储器阵列18可以是任何DRAM，例如同步DRAM(SRAM)或者当前已知或今后开发的其他类型的存储器储存阵列。存储器阵列18包括存储器单元，这些存储器单元储存存储器设备10中的数据。输入/输出接口 13被配置来通过由标号19所示的总线或其他合适连接件，从主机设备12接收命令，并从存储器设备10向主机设备12供应数据或应答。这样，输入/输出接口 13作为用于接收对存储器阵列19中的数据进行访问的命令的装置。输入/输出接口 13可以在单独的设备上位于存储器设备10自身的外部，也可以与存储器设备10实现在同一个集成电路中。控制电路14(1)和14(2)各自被配置来生成存储器控制信号，以通过存储器阵列接口 16来访问存储器阵列18。图1示出了存储器设备10包括两个控制电路，但这仅仅是一种示例；可以只有一个控制电路，也可以有多于两个控制电路。输入/输出接口 13例如由合适的数字逻辑电路(以及任何支持逻辑电路)来实现，以接收输入的命令和相关联的数据，并输出来自存储器设备10的响应和数据。同样，存储器阵列接口例如由数字逻辑电路(以及任何支持逻辑电路)来实现，以向(一个或多个)存储器阵列18发送命令和接收储存在(一个或多个)存储器阵列18中的数据。每个控制电路14(1)和14(2)被配置成对从主机设备12接收的命令进行解释，并生成存储器控制信号以执行至少一个(更一般地说，K个)交互(transaction)，这些交互涉及读取、寻址(Addr)和写入信号，以取回存储器阵列18中的K个存储器位置处的数据和向存储器阵列18中的K个存储器位置写入回由对该数据进行更改操作所得的结果数据。这样，控制电路14⑴被配置来生成K*(读取、寻址、写入)信号，以访问存储器阵列18中的K个存储器位置来取回存储器阵列18中的K个不同存储器位置处的K*(数据)。控制电路14(2)与控制电路14(1)进行同样的工作。在存储器设备10的操作过程中可以有两个控制电路14(1)和14(2)同时对存储器阵列18进行操作的时间，以及这些控制电路之一可以被禁用的时间。如下文中说明的，每个控制电路作为控制装置，该控制装置被配置成从要向存储器阵列18供应的、从存储器阵列18读取数据和向这些存储器阵列写入回数据的命令生成存储器控制信号，并包括用于更改的装置，所述用于更改的装置基于该命令中包含的值来对从存储器阵列18读取的数据进行更改以产生结果数据并把解雇数据写入回存储器阵列18。根据本中请中描述的一种示例，主机设备12供应命令，这些命令包括递增(increment)值以对由相应的存储器位置中储存的数据所表示的一个或多个计数器进行递增。这仅仅是存储器设备10可以执行的多种操作中的一个示例。存储器设备10可以执行的其他操作的非限制性示例包括乘法、除法、减法等。存储器设备10可以被实现为专用集成电路(ASIC)设备。主机设备12可以包括一个或多个ASIC、处理器、以及数字电路和模拟电路的任意组合，这些组合被配置来利用存储器设备10执行所需的功能或应用。取决于主机设备12向存储器设备10请求的操作，存储器设备10用应答(ACK)和/或存储器设备10中储存的数据来作出响应，所述应答例如是一个或多个计数器已被递增。现在参考图2。图2图示了控制电路14⑴和14⑵的框图示例。控制电路14⑴和14⑵具有相同的结构。每个控制电路14⑴和14⑵包括串行-并行转换器电路20、命令缓冲电路22、存储器信号生成器电路24、存储器信号接收器电路26、更改电路28、延迟缓冲电路30以及并行-串行转换器电路32。被图示为控制电路14⑴和14⑵组成部分的所有这些电路例如都由数字逻辑门、本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：莎达博·纳扎，麦纳克·森，温·L·胡，阿南达·沙赫，
申请(专利权)人：思科技术公司，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。