一种基于FPGA的五流水线数字信号处理器，它涉及数字信号处理器领域，它包括指令存储器、第一数据存储器-第三数据存储器、数字信号处理运算单元、逻辑运算单元、操作数A选择器、操作数B选择器、操作数C选择器、操作数L选择器、分支逻辑电路、程序计数器、数据移位器、P1移位器、P2移位器、P寄存器、S寄存器、第一选择器-第六选择器、第一逻辑电路-第六逻辑电路，它能完成大功率电力电子装置所需要的复杂的控制计算，执行效率高，并且程序易于开发，易于维护，仅占用少量的FPGA逻辑资源。
【技术实现步骤摘要】
:本专利技术涉及数字信号处理器领域，具体涉及一种基于FPGA的五流水线数字信号处理器。
技术介绍
:目前，大功率电力电子装置的控制基本实现了数字化，即使用模数转换器采集模拟量，使用数字信号处理器处理这些采样，并通过数模转换器或脉宽调制技术控制输出。随着市场对大功率电力电子装置性能要求的提高，控制运算的复杂度也急剧上升。比如有源电力滤波器装置，需要同时提取50个谐波，并对这50个谐波的补偿分别限流，而所有这些运算需要在I个控制周期(仅仅不到50微秒)内完成。这就要求数字信号处理器要有极高的速度和效率。通常，用于大功率电力电子装置的数字信号处理器可以有以下几种形式:1，通用数字信号处理器，这种数字信号处理器可以运行在比较高的频率，一般在IOOMHz左右，虽然数字信号处理能力不弱，但是以下几个方面限制了它性能的发挥:a)指令和常数储存在低速的FLASH ROM存储器，或有潜伏时间的DRAM存储器。b)大多数指令不能直接访问存储器，要访问存储器必须通过装载或存储指令，而且每个指令周期只能访问I次。c)对于多流水线数字信号处理器，邻近指令的寄存器冲突会导致流水线阻塞，降低执行效率。d)由于寄存器数量较多，发生中断时的堆栈操作常常会花费大量的指令周期。因此，使用通用数字信号处理器通常需要多片并行处理，并且需要简化处理任务，才能够实现。2，基于FPGA的逻辑电路实现数字信号处理，利用FPGA并行处理的优势可以实现各种高速的数字信号处理任务，但这种方案也有几个缺点:a)编程难度大，开发周期长，对于有源电力滤波器这种需要复杂数字信号处理运算的场合，单纯使用硬件描述语言来开发，工作量巨大。b)程序可读性较差，使用硬件描述语言开发的数字信号处理单元，是由一些硬件单元组合而成的，很难与数字信号处理程序挂钩，因此不便阅读。c)维护困难，即使少量修改，常常牵涉到很多信号和部件的修改，容易出现错漏。3，专用数字信号处理器(ASIC)，虽然性能不俗，但开发成本巨大，不适合用于大功率电力电子装置的数字信号处理
技术实现思路
:本专利技术的目的是提供一种基于FPGA的五流水线数字信号处理器，它能完成大功率电力电子装置所需要的复杂的控制计算，执行效率高，并且程序易于开发，易于维护，仅占用少量的FPGA逻辑资源。为了解决
技术介绍
所存在的问题，本专利技术是采用以下技术方案:它包括指令存储器ZC、第一数据存储器-第三数据存储器SC1-SC3、数字信号处理运算单元SCY、逻辑运算单元LY、操作数A选择器CX1、操作数B选择器CX2、操作数C选择器CX3、操作数L选择器CX4、分支逻辑电路FL、程序计数器CJ、数据移位器SY、P1移位器Y1、P2移位器Υ2、Ρ寄存器JU S寄存器J2、第一选择器-第六选择器Χ1-Χ6、第一逻辑电路-第六逻辑电路Ll-L6d^令存储器ZC的一端分别与程序计数器CJ的一端、第一选择器Xl的4脚连接，程序计数器CJ的另一端与第一选择器Xl的I脚连接，指令存储器ZC的另一端分别与第一选择器Xl的3脚、分支逻辑电路FL的2脚、第二选择器Χ2的I脚、第二选择器Χ2的4脚、第一数据存储器SCl的2脚、第一逻辑电路LI的I脚、第四选择器Χ4的I脚、第五选择器Χ5的I脚、数据移位器SY的I脚、第二数据存储器SC2的I脚、第二数据存储器SC2的2脚、第二逻辑电路L2的I脚、第四选择器Χ4的4脚、第五选择器Χ5的4脚、第六选择器Χ6的4脚、第三选择器Χ3的2脚、第三逻辑电路L3的一端、第三数据存储器SC3的3脚连接、第五逻辑电路L5的I脚、逻辑运算单元LY的2脚、数字信号处理运算单元SCY的5脚、S寄存器J2的I脚、第六逻辑电路L6的2脚、P寄存器Jl的I脚、Pl移位器Yl的2脚、Ρ2移位器Υ2的2脚连接，第一选择器Xl的5脚与分支逻辑电路FL的4脚连接，分支逻辑电路FL的3脚分别与第一逻辑电路LI的2脚、第二逻辑电路L2的2脚、第五逻辑电路L5的2脚、S寄存器J2的3脚、第六逻辑电路L6的3脚连接，第二选择器Χ2的3脚与第一数据存储器SCl的I脚连接，第二选择器Χ2的2脚分别与第三数据存储器SC3的5脚、第六选择器Χ6的2脚、操作数L选择器CX4的3脚、第五选择器Χ5的2脚连接，第一数据存储器SCl的3脚与第一逻辑电路LI的3脚连接，第一数据存储器SCl的4脚与操作数B选择器CX2的2脚连接，第一数据存储器SCl的5脚分别与第二数据存储器SC2的5脚、第三数据存储器SC3的6脚、Pl移位器Yl的I脚连接，第二数据存储器SC2的3脚与第二逻辑电路L2的3脚连接，第二数据存储器SC2的4脚分别与数据移位器SY的2脚、操作数L选择器CX4的2脚连接，第三选择器Χ3的3脚与第三数据存储器SC3的I脚连接，第三选择器Χ3的4脚分别与第三逻辑电路L3的另一端、第四逻辑电路L4的I脚连接，第四逻辑电路L4的3脚与第三数据存储器SC3的2脚连接，第三数据存储器SC3的4脚与第五逻辑电路L5的3脚连接，第四选择器Χ4的2脚分别与数据移位器SY的3脚、第六选择器Χ6的I脚、操作数A选择器CXl的2脚连接，第四选择器Χ4的3脚与操作数B选择器CX2的3脚连接，第五选择器Χ5的3脚与操作数A选择器CXl的3脚连接，第六选择器Χ6的3脚与操作数C选择器CX3的3脚连接，操作数A选择器CXl的I脚分别与操作数C选择器CX3的I脚、Ρ2移位器Υ2的3脚、Pl移位器Yl的3脚、P寄存器Jl的2脚、操作数L选择器CX4的I脚连接，操作数A选择器CXl的4脚分别与操作数A选择器CXl的6脚、数字信号处理运算单元SCY的2脚连接，操作数A选择器CXl的5脚分别与操作数B选择器CX2的5脚、操作数C选择器CX3的5脚、操作数L选择器CX4的5脚连接，操作数B选择器CX2的I脚分别与操作数C选择器CX3的2脚、Ρ2移位器Υ2的I脚连接，操作数B选择器CX2的4脚分别与操作数B选择器CX2的6脚、数字信号处理运算单元SCY的3脚连接，操作数C选择器CX3的4脚分别与操作数C选择器CX3的6脚、数字信号处理运算单元SCY的I脚连接，操作数L选择器CX4的4脚分别与操作数L选择器CX4的6脚、逻辑运算单元LY的I脚连接，逻辑运算单元LY的3脚与数字信号处理运算单元SCY的4脚连接，数字信号处理运算单元SCY的6脚分别与P寄存器Jl的3脚、S寄存器J2的2脚连接。本专利技术在XILINX的SPARTAN6系列FPGA上，它的工作频率可以达到100MHz，对于有源电力滤波器应用，完成50个谐波检测，对50个谐波补偿的限幅也分别控制，同时实现总有效值限幅，总共只需要不到1000个时钟周期，少于10微秒既能完成控制运算。同时，在XC6SLX45芯片上，逻辑资源使用率仅有3%，达到了预期设计目标。本专利技术能完成大功率电力电子装置所需要的复杂的控制计算，执行效率高，并且程序易于开发，易于维护，仅占用少量的FPGA逻辑资源。附图说明:图1是本专利技术的硬件结构示意图。具体实施方式:参看图1，本具体实施方式采用以下技术方案:它包括指令存储器ZC、第一数据存储器-第三数据存储器SC1-SC3、数字信号处理运算单元SCY、逻辑运算单元LY、操作数A选择器CX1、操作数B选择器CX2、操作数C选择器CX3、操作数本文档来自技高网...
【技术保护点】
一种基于FPGA的五流水线数字信号处理器，其特征在于它包括指令存储器(ZC)、第一数据存储器?第三数据存储器(SC1?SC3)、数字信号处理运算单元(SCY)、逻辑运算单元(LY)、操作数A选择器(CX1)、操作数B选择器(CX2)、操作数C选择器(CX3)、操作数L选择器(CX4)、分支逻辑电路(FL)、程序计数器(CJ)、数据移位器(SY)、P1移位器(Y1)、P2移位器(Y2)、P寄存器(J1)、S寄存器(J2)、第一选择器?第六选择器(X1?X6)、第一逻辑电路?第六逻辑电路(L1?L6)，指令存储器(ZC)的一端分别与程序计数器(CJ)的一端、第一选择器(X1)的4脚连接，程序计数器(CJ)的另一端与第一选择器(X1)的1脚连接，指令存储器(ZC)的另一端分别与第一选择器(X1)的3脚、分支逻辑电路(FL)的2脚、第二选择器(X2)的1脚、第二选择器(X2)的4脚、第一数据存储器(SC1)的2脚、第一逻辑电路(L1)的1脚、第四选择器(X4)的1脚、第五选择器(X5)的1脚、数据移位器(SY)的1脚、第二数据存储器(SC2)的1脚、第二数据存储器(SC2)的2脚、第二逻辑电路(L2)的1脚、第四选择器(X4)的4脚、第五选择器(X5)的4脚、第六选择器(X6)的4脚、第三选择器(X3)的2脚、第三逻辑电路(L3)的一端、第三数据存储器(SC3)的3脚连接、第五逻辑电路(L5)的1脚、逻辑运算单元(LY)的2脚、数字信号处理运算单元(SCY)的5脚、S寄存器(J2)的1脚、第六逻辑电路(L6)的2脚、P寄存器(J1)的1脚、P1移位器(Y1)的2脚、P2移位器(Y2)的2脚连接，第一选择器(X1)的5脚与分支逻辑电路(FL)的4脚连接，分支逻辑电路(FL)的3脚分别与第一逻辑电路(L1)的2脚、第二逻辑电路(L2)的2脚、第五逻辑电路(L5)的2脚、S寄存器(J2)的3脚、第六逻辑电路(L6)的3 脚连接，第二选择器(X2)的3脚与第一数据存储器(SC1)的1脚连接，第二选择器(X2)的2脚分别与第三数据存储器(SC3)的5脚、第六选择器(X6)的2脚、操作数L选择器(CX4)的3脚、第五选择器(X5)的2脚连接，第一数据存储器(SC1)的3脚与第一逻辑电路(L1)的3脚连接，第一数据存储器(SC1)的4脚与操作数B选择器(CX2)的2脚连接，第一数据存储器(SC1)的5脚分别与第二数据存储器(SC2)的5脚、第三数据存储器(SC3)的6脚、P1移位器(Y1)的1脚连接，第二数据存储器(SC2)的3脚与第二逻辑电路(L2)的3脚连接，第二数据存储器(SC2)的4脚分别与数据移位器(SY)的2脚、操作数L选择器(CX4)的2脚连接，第三选择器(X3)的3脚与第三数据存储器(SC3)的1脚连接，第三选择器(X3)的4脚分别与第三逻辑电路(L3)的另一端、第四逻辑电路(L4)的1脚连接，第四逻辑电路(L4)的3脚与第三数据存储器(SC3)的2脚连接，第三数据存储器(SC3)的4脚与第五逻辑电路(L5)的3脚连接，第四选择器(X4)的2脚分别与数据移位器(SY)的3脚、第六选择器(X6)的1脚、操作数A选择器(CX1)的2脚连接，第四选择器(X4)的3脚与操作数B选择器(CX2)的3脚连接，第五选择器(X5)的3脚与操作数A选择器(CX1)的3脚连接，第六选择器(X6)的3脚与操作数C选择器(CX3)的3脚连接，操作数A选择器(CX1)的1脚分别与操作数C选择器(CX3)的1脚、P2移位器(Y2)的3脚、P1移位器(Y1)的3脚、P寄存器(J1)的2脚、操作数L选择器(CX4)的1脚连接，操作数A选择器(CX1)的4脚分别与操作数A选择器(CX1)的6脚、数字信号处理运算单元(SCY)的2脚连接，操作数A选择器(CX1)的5脚分别与操作数B选择器(CX2)的5脚、操作数C选择器(CX3)的5脚、操作数L选择器(CX4)的5脚连接，操作数B选择器(CX2) 的1脚分别与操作数C选择器(CX3)的2脚、P2移位器(Y2)的1脚连接，操作数B选择器(CX2)的4脚分别与操作数B选择器(CX2)的6脚、数字信号处理运算单元(SCY)的3脚连接，操作数C选择器(CX3)的4脚分别与操作数C选择器(CX3)的6脚、数字信号处理运算单元(SCY)的1脚连接，操作数L选择器(CX4)的4脚分别与操作数L选择器(CX4)的6脚、逻辑运算单元(LY)的1脚连接，逻辑运算单元(LY)的3脚与数字信号处理运算单元(SCY)的4脚连接，数字信号处理运算单元(SCY)的6脚分别与P寄存器(J1)的3脚、S寄存器(J2)的2脚连接。...
【技术特征摘要】
1.一种基于FPGA的五流水线数字信号处理器，其特征在于它包括指令存储器(ZC)、第一数据存储器-第三数据存储器(SC1-SC3)、数字信号处理运算单元(SCY)、逻辑运算单元(LY)、操作数A选择器(CXl)、操作数B选择器(CX2)、操作数C选择器(CX3)、操作数L选择器(CX4)、分支逻辑电路(FL)、程序计数器(CJ)、数据移位器(SY)、P1移位器(Yl)、P2移位器(Y2)、P寄存器(Jl)、S寄存器(J2)、第一选择器-第六选择器(Χ1-Χ6)、第一逻辑电路-第六逻辑电路(L1-L6)，指令存储器(ZC)的一端分别与程序计数器(CJ)的一端、第一选择器(Xl)的4脚连接，程序计数器(CJ)的另一端与第一选择器(Xl)的I脚连接，指令存储器(ZC)的另一端分别与第一选择器(Xl)的3脚、分支逻辑电路(FL)的2脚、第二选择器(Χ2)的I脚、第二选择器(Χ2)的4脚、第一数据存储器(SCl)的2脚、第一逻辑电路(LI)的I脚、第四选择器(Χ4)的I脚、第五选择器(Χ5)的I脚、数据移位器(SY)的I脚、第二数据存储器(SC2)的I脚、第二数据存储器(SC2)的2脚、第二逻辑电路(L2)的I脚、第四选择器(Χ4)的4脚、第五选择器(Χ5)的4脚、第六选择器(Χ6)的4脚、第三选择器(Χ3)的2脚、第三逻辑电路(L3)的一端、第三数据存储器(SC3)的3脚连接、第五逻辑电路(L5)的I脚、逻辑运算单元(LY)的2脚、数字信号处理运算单元(SCY)的5脚、S寄存器(J2)的I脚、第六逻辑电路(L6)的2脚、P寄存器(Jl)的I脚、Pl移位器(Yl)的2脚、Ρ2移位器(Υ2)的2脚连接，第一选择器(Xl)的5脚与分支逻辑电路(FL)的4脚连接，分支逻辑电路(FL)的3脚分别与第一逻辑电路(LI)的2脚、第二逻辑电路(L2)的2脚、第五逻辑电路(L5)的2脚、S寄存器(J2)的3脚、第六逻辑电路(L6)的3脚连接，第二选择器(Χ2)的3脚与第一数据存储器(SCl)的I脚连接，第二选择器(Χ2)的2脚分别与第三数据存储器(SC3)的5脚、第六选择器(Χ6)的2脚、操作数L选择器(CX4)的3脚、第五选择器(Χ5)的2脚连接，第一数据存储器(SCl)的3脚与第一逻辑电路(LI)的3脚连接，第一数据存储器(S...
【专利技术属性】
技术研发人员：王鸿雁，刘金虹，王华东，
申请(专利权)人：王鸿雁，刘金虹，王华东，
类型：发明
国别省市：
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