本发明专利技术公开一种亚微米制程下VDD与VSS间的ESD防护结构，包括由电阻、电容和一个由PMOS和NMOS组成的反相器所构成的RC侦测电路，以及一个N型STFOD器件；所述RC侦测电路的反相器输出端通过一个P+扩散区连接到所述N型STFOD器件的背栅基底。本发明专利技术不仅结合了GCMOS的RC耦合特点，而且利用了GGMOS的寄生NPN旁通ESD放电电流的特性。达到了保护IC内部电路的功能，同时只占用很小的布局面积，从而节省了IC产品的成本。
【技术实现步骤摘要】
本专利技术属于集成电路ESD防护技术，特别是一种适用于亚微米制程下的，具有高ESD箝制能力且节省布局面积的VDD与VSS间的ESD防护电路。
技术介绍
ESD (Electro-Static discharge,静电释放)是20世纪中期以来形成的以研究静电的产生和衰减、静电放电模型、静电放电效应和电磁效应的科学。伴随着集成电路的发展，集成电路ESD防护技术得到了越来越多的重视。在早期的工艺制程中，电阻、二极管、NPN三极管、薄栅氧晶体管等都可以用来实现ESD 的防护。进入 21 世纪以来 GCMOS (Gate-Couple MOS),GGMOS (Gate-Gnd M0S)等技术成为集成电路ESD防护的主要技术。对于0.5um以上的工艺制程来讲，使用GCMOS、GGMOS等ESD防护技术是可行的。但是对于不断发展的工艺制程来讲，当其发展到亚微米制程时上述的ESD防护结构就变得不切实际了。因为对于GCMOS和GGMOS来说，出于自保护的原因这些器件往往不能使用最小的布局间距，以提升其对ESD的承受能力。这样对于亚微米制程下的电路来说这些ESD结构的布局面积就会很大，这在很大程度上增加了 IC产品的成本。鉴于亚微米制程下用来箝制VDD与VSS电源线之间ESD电压的NMOS元件尺寸太大，使得这种防护结构对亚微米制程来讲变得不切实际，一种只占用很小的布局面积的ESD防护结构就成为一种迫切的需要。
技术实现思路
本专利技术提供一种亚微米制程下VDD与VSS间的ESD防护结构，能够提供有效的VDD与VSS之间的ESD箝制，达到保护IC内部电路的功能，同时该ESD结构只占用很小的布局面积，节省IC产品的成本。本专利技术的技术方案如下:一种亚微米制程下VDD与VSS间的ESD防护结构，包括由电阻、电容和一个由PMOS和NMOS组成的反相器所构成的RC侦测电路，以及一个N型STFOD器件；所述RC侦测电路的反相器输出端通过一个P+扩散区连接到所述N型STFOD器件的背栅基底。其进一步的技术方案为:所述N型STFOD器件的栅极位于场区厚氧化层上。其进一步的技术方案为:所述N型STFOD器件的栅极连接到VSS。其进一步的技术方案为:所述N型STFOD器件的源端N+扩散区外具有连接到VSS的P+扩散区环。其进一步的技术方案为:所述N型STFOD器件的源端N+扩散区下方具有N井结构。其进一步的技术方案为:所述N型STFOD器件为环形闭合结构。本专利技术的有益技术效果是:本专利技术采用RC侦测电路加上STFOD (基体触发N型厚氧化层器件)元件作为ESD保护结构。这种复合结构不仅结合了 GCMOS的RC耦合特点，而且利用了 GGMOS的寄生NPN旁通ESD放电电流的特性。达到了保护IC内部电路的功能，同时只占用很小的布局面积，从而节省了 IC产品的成本。本专利技术附加的优点将在下面具体实施方式部分的描述中给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明图1是本专利技术的电路原理图。图2是本专利技术中的STFOD器件的结构示意图，之一。图3是本专利技术中的STFOD器件的结构示意图，之二。具体实施例方式下面结合附图对本专利技术的具体实施方式做进一步说明。结构说明如图1所示，本专利技术是由电阻R和电容C加上一个由PMOS和NMOS组成的反相器构成了本专利技术的侦测电路。本专利技术利用一 N型STFOD器件来旁通ESD放电电流。因此本专利技术为RC侦测电路结合一 N型STFOD器件的复合结构。本专利技术中的STFOD器件被设计成利用寄生的BJT来旁通ESD放电电流，为了更好的实现该BJT的特性，要求STFOD器件具有较短的沟道长度。对于抗ESD的能力，由于STFOD不含LDD (Lightly Doped Drain，轻掺杂漏区)结构，且通过基体触发来旁通ESD电流。这样STFOD没有薄弱的表面LDD结构，并且ESD电流通过基体部分而非集中在器件表面部分。因此STFOD比薄氧化层的GGMOS和GCMOS具有更好的抗ESD能力。在一般的工艺制程下，STFOD的导通电压一般在18V左右，如图2所示，本专利技术中STFOD的栅连接到VSS上，主要出于以下几点考虑。第一:如果把STFOD的栅连到VDD上，当ESD电压出现在VDD上时，由于前级侦测电路和B点下面衬底电阻的作用而引起延迟效应，可能导致寄生的NPN管开启滞后于STFOD的导通，因为STFOD的栅是直接连接到VDD上面的。在亚微米的工艺制程中这些扩散的结深比较浅，而且源漏采用的布局面积比较小，这些情况会使得较大的ESD电流都集中在表面很小的范围内，从而引起硅表面局部过热所引发的穿孔现象和融硅现象。第二:为了实现更好的BJT特性，STFOD器件具有较短的沟道长度，也就是图2中的C区域很小。如果STFOD的栅连接到VDD上会使得C区域表面处多子空穴的浓度降低。由于STFOD的漏端连接到VDD上，这样在漏端与衬底C区域之间形成耗尽区。由于C区域的空穴浓度降低，耗尽区会向浓度低的一侧严重突入，在亚微米工艺制程下C区域往往很小，耗尽区的严重突入在电路正常工作时可能由于VDD上的电压波动而引起STFOD的源漏短路，即VDD向VSS漏电。综上所述，将STFOD的栅极连接到VSS上即可解决上述问题。工作原理以下结合图1和图2，说明本专利技术的工作原理。(I)有ESD电压出现在VDD的情况。在ESD电压加载到VDD电源线上之前，图1中的A点起始电压为O伏。当ESD电压出现在VDD电源线上时，相关实验表明ESD电压的上升速度很快，上升时间在IOns左右。在这么短的时间内，A点的电位由于电阻R和电容C的延迟作用而无法跟的上VDD线上ESD电压的上升速度，这样导致A点的电位依旧保持在起始电压O伏。而A点的低电压经过后一级反相器的作用(A点低电压开启PMOS管)使得B点的电位借助于VDD线上的ESD电压而上升到高电位。由于B点区域是STFOD器件寄生NPN管的基区，而该NPN管的发射区也就是STFOD的源端是连接到VSS上去的。当B点电位上升到高电位时，对于寄生的NPN管来讲在其基区和发射区之间就会形成一正向偏压，当Vbe达到0.7伏时该NPN管就会导通，从而使得连接到NPN管集电区的VDD线上的ESD电压得到泄放。由于该ESD电流是通过STFOD器件寄生的NPN管来旁通的，而并非集中在器件的表面。所以在占据很小的布局面积情况下可以提供很高的抗ESD能力。同时由于较小的布局面积，这样可以满足亚微米工艺制程下高密度、高集成度的应用要求，大大降低了产品的成本。(2) VDD正常上电的情况(无ESD电压出现)。本专利技术是基于有ESD电压出现在VDD电源线上的情况下设计的，当VDD正常上电的情况下该ESD保护结构应该是不工作的，否则就会在VDD和VSS之间引起短路漏电。当电路没有上电时，A点的起始电压依旧为O伏。当VDD开始上电时，一般VDD的上电时间在Ims左右，而ESD的上升时间在IOns左右。鉴于这两个上升时间的差异本专利技术将ESD侦测电路的时间常数RC设置在0.1us左右，通过这样的设置该侦测电路就很容易识别VDD电源线正常上电和ESD放电这两种情况。VDD正常上电情况下，VDD电压上升时间在Ims左右。由于RC侦测电路的时间常数设置在0.1u本文档来自技高网...
【技术保护点】
一种亚微米制程下VDD与VSS间的ESD防护结构，其特征在于包括由电阻、电容和一个由PMOS和NMOS组成的反相器所构成的RC侦测电路，以及一个N型STFOD器件；所述RC侦测电路的反相器输出端通过一个P+扩散区连接到所述N型STFOD器件的背栅基底。
【技术特征摘要】
【专利技术属性】
技术研发人员：张雷，蒋毅强，
申请(专利权)人：无锡凌湖科技有限公司，
类型：发明
国别省市：
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