电压开关电路制造技术

一种电压开关电路，该电压开关电路中利用低掺杂(Lightly?Doped)PMOS晶体管来承受高电压应力，使得NMOS晶体管不会承受高电压应力，由于而低掺杂PMOS晶体管兼容于逻辑电路制程，因此电压开关电路可在逻辑电路制程下来完成。

【技术实现步骤摘要】

本专利技术是有关于一种电压开关电路，且特别是有关于一种利用PMOS晶体管来承受高电压应力(voltage stress)的电压开关电路。
技术介绍
请参照图1,其所绘示为已知存储器中解码电路模块(decode circuit module)示意图。解码电路模块中包括一高压解码切换系统(HV decode switch system) 110、与一低压解码切换系统(LV decode switch system) 150。高压解码切换系统110中包括一电压开关电路120、一第一电压开关电路组130、以及一解码单元140。电压开关电路120根据控制信号(EN)，选择性地输出第一电压(HV)或者第二电压(MV)作为解码单元140的输入电压(VPP)。再者，第一电压开关电路组130中包括N个电压开关电路，其电路结构相同于上述电压开关电路120。第一电压开关电路组130受控于N位的地址信号A〈N-1:0>，并且根据N位的地址信号A〈N-1: 0>，产生N位的高电压解码信号HVDEC〈N-1: 0>并输入解码单元140。举例来说，假设第N-1位的地址信号A[N_1]为低电平(L)时，第N_1位的高电压解码信号HVDEC[N-1]即为第一电压(HV);反之，假设第N-1位的地址信号A[N_1]为高电平⑶时，第N-1位的高电压解码信号HVDEC[N-1]即为第二电压(MV)。同理，第一电压开关电路组130中其它的电压开关的操作原理皆相同，不再赘述。解码单元140接收输入电压(VPP)以及N位的高电压解码信号HVDEC〈N_1: 0>后，会在2N个阵列总线信号线Array_bUS〈2N-l:0>上产生不同的状态，亦即，开启状态(ON)或者关闭状态(OFF)。基本上，解码单元140的操作原理并非本专利技术的重点，因此其内部电路以及操作原理将予以省略。再者，低压解码切换系统150中包括第二电压开关电路组160。第二电压开关电路组160中包括2Nf电压开关电路，其输出端各别连接至2N个阵列总线信号线Array_bus<2N-l:0>上。且第二电压开关电路组160受控于N位的地址信号A〈N-1:0>以及读取信号Read。其操作原理介绍如下:以第(2n_1)条阵列总线信号线Array_bUS[2N-l]为例，当解码单元140控制第(2N-1)条阵列总线信号线Array_buS[2N-l]为开启状态(ON)时，第(2N_1)条阵列总线信号线Array_bUS[2N-l]上的电压即为输入电压(VPP)，此时第二电压开关电路组160会提供浮接状态(floating)至第(2N_1)条阵列总线信号线Array_bus [2N_1]。再者，当解码单元140控制第(2n-1)条阵列总线信号线Array_buS[2N-l]为关闭状态(OFF)时，第(2N_1)条阵列总线信号线Array_buS[2N-l]上的电压会由第二电压开关电路组160所提供，其根据地址信号A〈N-1:0>以及读取信号(read)，可能在第(2N_1)条阵列总线信号线Array_bUS[2N_1]上提供OV或者读取电压(VR)。同理，其它阵列总线信号线的操作原理接相同，不再赘述。在逻辑电路的制程领域中，高出逻辑电位2至3倍以上的电压即可视为高电压。举例来说，假设逻辑电平为2.5V时，高于7V以上的电压即可视为高电压；逻辑电平为3.3V时，高于9V以上的电压即可视为高电压；逻辑电平为5V时，高于18V以上的电压即可视为高电压。以图1中存储器中解码电路模块为例，其逻辑电平为5V，第一电压(HV)为18V，第二电压(MV)为IOV。也就是说，在高电压解码切换系统110中，电压开关电路120以及第一开关电路组130接会连接至高电压(第一电压HV);同理，第二电压开关电路组160中的电压开关电路在特定状态时，也会接收高电压(第一电压HV)。一般来说，当逻辑电路在运作过程中会接收到高电压(HV)时，此逻辑电路将无法兼容于传统的逻辑电路制程，并且需要利用特殊电路制程来完成，因此逻辑电路设计会较复杂且制作成本会提高。换句话说，图1中的电压开关电路无法利用现有的逻辑电路制程来完成，其需要用特别的电路制程才可以完成，因此会提高制作成本。因此，利用兼容于逻辑电路制程来制造电压开关电路即为本专利技术所欲达成的目的。
技术实现思路
本专利技术的目的是提出一种电压开关电路，该电压开关电路中利用低掺杂(LightlyDoped)PMOS晶体管来承受高电压应力，而低掺杂(Lightly Doped)PMOS晶体管兼容于逻辑电路制程，因此电压开关电路可在逻辑电路制程下来完成。本专利技术是有关于一种电压开关电路，包括一输出电路，包括一第一 PMOS晶体管，源极与体极连接至一高电压源，漏极连接至该电压开关电路的反相输出端，栅极连接至该电压开关电路的输出端；以及，一第二 PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该电压开关电路的输出端、栅极连接至该电压开关电路的反相输出端；一第一压降控制电路，包括一第三PMOS晶体管，体极连接至该高电压源，源极连接至该反相输出端，漏极连接至一节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该输出端，漏极连接至一节点f，栅极连接至该参考电压源；一第二压降控制电路，包括一第一 NMOS晶体管、一第二 NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一 NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至一节点c ;以及，该第二 NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至一节点d ;—第三压降控制电路，包括一第三NMOS晶体管，漏极连接至该节点C、栅极连接至一逻辑电压源、体极与源极连接至一节点a ；以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至一节点b ；以及一输入电路，包括一第五NMOS晶体管，一第六NMOS晶体管，一第三偏压控制电路，与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至一接地端；以及，第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。本专利技术是有关于一种电压开关电路，该电压开关电路的输出端连接至一总线信号线且该总线信号线可由一控制电路选择性地提供一输入电压，包括一第一 NMOS晶体管，漏极连接至电压开关电路的输出端，源极与体极连接至一节点b ;—第一偏压控制电路，该第一偏压控制电路的控制端连接至该电压开关电路的输出端，该第一偏压控制电路的输入端连接至该电压开关电路的输入端，该第一偏压控制电路的输出端连接至该第一 NMOS晶体管栅极；一第二 NMOS晶体管，漏极连接至该节点b、栅极连接至一逻辑电压源、源极与体极连接至一节点a ;—第二偏压控制电路，该第二偏压控制电路的控制端连接至该电压开关本文档来自技高网...

【技术保护点】
一种电压开关电路，包括：一输出电路，包括一第一PMOS晶体管，源极与体极连接至一高电压源，漏极连接至该电压开关电路的反相输出端，栅极连接至该电压开关电路的输出端；以及，一第二PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该电压开关电路的输出端、栅极连接至该电压开关电路的反相输出端；一第一压降控制电路，包括一第三PMOS晶体管，体极连接至该高电压源，源极连接至该反相输出端，漏极连接至一节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该输出端，漏极连接至一节点f，栅极连接至该参考电压源；一第二压降控制电路，包括一第一NMOS晶体管、一第二NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至一节点c；以及，该第二NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至一节点d；一第三压降控制电路，包括一第三NMOS晶体管，漏极连接至该节点c、栅极连接至一逻辑电压源、体极与源极连接至一节点a；以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至一节点b；以及一输入电路，包括一第五NMOS晶体管，一第六NMOS晶体管，一第三偏压控制电路，与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至一接地端；以及，第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。...

【技术特征摘要】
1.一种电压开关电路,包括: 一输出电路，包括一第一 PMOS晶体管，源极与体极连接至一高电压源，漏极连接至该电压开关电路的反相输出端，栅极连接至该电压开关电路的输出端；以及，一第二 PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该电压开关电路的输出端、栅极连接至该电压开关电路的反相输出端； 一第一压降控制电路，包括一第三PMOS晶体管，体极连接至该高电压源，源极连接至该反相输出端，漏极连接至一节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该输出端，漏极连接至一节点f，栅极连接至该参考电压源； 一第二压降控制电路，包括一第一 NMOS晶体管、一第二 NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一 NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至一节点c ;以及，该第二 NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至一节点d ； 一第三压降控制电路，包括一第三NMOS晶体管，漏极连接至该节点C、栅极连接至一逻辑电压源、体极与源极连接至一节点a ;以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至一节点b ;以及· 一输入电路，包括一第五NMOS晶体管,一第六NMOS晶体管,一第三偏压控制电路,与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至一接地端；以及，第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。2.根据权利要求1所述的电压开关电路，其中该高电压源的电压大于该参考电压源的电压，该参考电压源的电压大于该逻辑电压源的电压。3.根据权利要求1所述的电压开关电路，其中该高电压源的电压为18V，该参考电压源的电压为9V，该逻辑电压源的电压为6V。4.根据权利要求1所述的电压开关电路，其中该第一PMOS晶体管、该第二 PMOS晶体管、该第三PMOS晶体管、与该第四PMOS晶体管为耐高压的低掺杂PMOS晶体管。5.根据权利要求1所述的电压开关电路，其中，该第一偏压控制电路包括:一第五PMOS晶体管与一第六PMOS晶体管；其中，该第五PMOS晶体管源极为该第一偏压控制电路的输入端并连接至该节点b，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第一偏压控制电路的输出端；以及，该第六PMOS晶体管，源极连接至该逻辑电压源，栅极为该第一偏压控制电路的控制端并连接至该节点e，体极与漏极相互连接并且连接至该第一偏压控制电路的输出端。6.根据权利要求5所述的电压开关电路，其中该第五PMOS晶体管、与该第六PMOS晶体管为耐高压的低掺杂PMOS晶体管。7.根据权利要求1所述的电压开关电路，其中，该第二偏压控制电路包括:一第七PMOS晶体管与一第八PMOS晶体管；其中，该第七PMOS晶体管源极为该第二偏压控制电路的输入端并连接至该节点a，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第二偏压控制电路的输出端；以及，该第八PMOS晶体管源极连接至该逻辑电压源，栅极为该第二偏压控制电路的控制端并连接至该节点f，体极与漏极相互连接并且连接至该第二偏压控制电路的输出端。8.根据权利要求7所述的电压开关电路，其中该第七PMOS晶体管、与该第八PMOS晶体管为耐高压的低掺杂PMOS晶体管。9.根据权利要求1所述的电压开关电路，其中该第三偏压控制电路包括:一第九PMOS晶体管，源极与体极为该第三偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第三偏压控制电路的控制端并连接至该电压开关电路的输入端、漏极为该第三偏压控制电路的输出端并连接至该节点a。10.根据权利要求1所述的电压开关电路，其中该第四偏压控制电路包括:一第十PMOS晶体管，源极与体极为该第四偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第四偏压控制电路的控制端并连接至该电压开关电路的反相输入端、漏极为该第四偏压控制电路的输出端并连接至该节点b。11.一种电压开关电路，该电压开关电路的输出端连接至一总线信号线且该总线信号线可由一控制电路选择性地提供一输入电压，包括: 一第一 NMOS晶体管，漏极连接至电压开关电路的输出端，源极与体极连接至一节点b ; 一第一偏压控制电路，该·第一偏压控制电路的控制端连接至该电压开关电路的输出端，该第一偏压控制电路的输入端连接至该电压开关电路的输入端，该第一偏压控制电路的输出端连接至该第一 NMOS晶体管栅极； 一第二 NMOS晶体管，漏极连接至该节点b、栅极连接至一逻辑电压源、源极与体极连接至一节点a ； 一第二偏压控制电路，该第二偏压控制电路的控制端连接至该电压开关电路的输入端，该第二偏压控制电路的输入端选择性地连接至该逻辑电压源以及一读取电压源，该第二偏压控制电路的输出端连接至该节点a ;以及 一第三NMOS晶体管，漏极连接至该节点a、栅极连接至该电压开关电路的输入端、源极与体极连接至一接地端。12.根据权利要求11所述的电压开关电路，其中该控制电路的输入电压大于该参考电压源的电压，该参考电压源的电压大于该逻辑电压源的电压，该逻辑电压源的电压大于该读取电压源的电压。13.根据权利要求11所述的电压开关电路，其中该控制电路的输入电压为18V，该参考电压源的电压为9V，该逻辑电压源的电压为6V，该读取电压源的电压为1.8V。14.根据权利要求11所述的电压开关电路，其中该第一PMOS晶体管、与该第二PMOS晶体管为耐高压的低掺杂PMOS晶体管。15.根据权利要求11所述的电压开关电路，其中，该第一偏压控制电路，包括 一第一PMOS晶体管与一第二 PMOS晶体管；其中，该第一 PMOS晶体管源极为该第一偏压控制电路的输入端并连接该电压开关电路的输入端，栅极连接至该参考电压源、体极与...

【专利技术属性】
技术研发人员：柏正豪，沈俊吉，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：