多数字信号处理器的加载系统及方法技术方案

本发明专利技术公开了一种多数字信号处理器的加载系统及方法，多数字信号处理器的加载系统包括主机、FPGA器件、静态随机存储器，主机通过系统总线与FPGA器件连接，静态随机存储器通过数字线与FPGA器件连接，FPGA器件通过硬件接口线实现与多个DSP之间的连接，FPGA器件包括系统总线接口单元、读写控制单元、选择器、FIFO缓冲器、DSP接口单元，系统总线接口单元通过操作总线与读写控制单元连接，读写控制单元还与选择器、FIFO缓冲器连接，FIFO缓冲器还与DSP接口单元连接。本发明专利技术降低所有DSP加载的总时间，提高加载过程中系统总线的利用率。

【技术实现步骤摘要】

本专利技术涉及一种加载系统及方法，特别是涉及一种。
技术介绍
随着通信业务发展的需要，在嵌入式系统中，多DSP(Digital SignalProcessor,数字信号处理器)或多DSP阵列的应用越来越广泛。在这类系统中，考虑到系统功能的多样化，DSP的程序一般都通过主机在系统启动过程中来加载。目前的设计方案中，一般都采用主机直接通过FPGA(FieldProgrammable GateArray，现场可编程门阵列)与多个DSP硬件接口连接的方式，将加载文件写入到对应DSP 的内存中，从而实现DSP的加载。现有多数字信号处理器的加载系统如图I所示(空心的大箭头表示系统总线，实心的小箭头表示硬件接口线)，现有多数字信号处理器的加载系统包括多个缓冲/接口单元和主机等，现有多数字信号处理器的加载系统的加载方法通常包括如下流程首先，主机执行加载初始化，用于加载驱动，分配资源，对每个DSP的加载文件按照帧的格式进行划分，为DSP加载做准备。其次，主机通过系统总线将第一个DSP(DSPl)的加载文件的第一帧数据写入到FPGA中与该DSP对应的内部缓冲区中，继而按照与DSP之间的硬件接口时序，将数据写入到该DSP的内存中。之后，主机不断查询FPGA的内部缓冲区的空满状态，当内部缓冲区的可写深度大于一帧的长度时，继续写入下一帧的加载数据，直至该个DSP的所有加载数据都写入到该DSP的内存中。最后，主机米用同样的方法依次完成其它DSP的加载文件的传输。需要说明的是，DSP的多种硬件接口，如HPI接口(Host Port Interface,主机接口)、Link Port接口均可以用来实现DSP的加载。依赖于不同的硬件接口，DSP的加载文件写入到DSP内存之后，需要不同的方式去唤醒程序。采用HPI接口时，加载文件通过HPI接口写入到DSP内存之后，向DSP发送约定的信号，触发DSP运行程序。采用Link Port接口时，加载文件通过Link Port接口写入到DSP内存之后，加载文件中的引导代码会自动引导其余的代码，从而运行其程序。上述加载系统和方法虽然能够灵活地选择DSP的程序文件进行加载，但是也有如下的缺点第一，主机在向FPGA中的内部缓冲区写加载文件数据的时候，由于FPGA内部存储器资源有限，建立的缓冲区长度较小，同时，由于DSP加载时，其硬件接口速度相对较慢，并且具有一定的时序约束，为了防止数据的溢出和丢失，就需要一帧帧地将加载文件数据写入到FPGA中的内部缓冲区，并且不断检测缓冲区的状态，只有缓冲区的可写深度大于一帧的数据长度时，才能写入一帧新的数据，否则就需要等待。主机的查询和等待过程会造成巨大的时间浪费，其浪费的时间要远远大于实际数据传输的时间，特别是在多DSP系统中，DSP加载时间过长的缺陷极其明显。第二，在加载过程中，主机的系统总线一直被占用，但是由于查询和等待过程的存在，其总线利用率极低。对于一个复杂的嵌入式系统来讲，在系统启动时，通常有许多器件或者板卡都需要通过主机和系统总线进行初始化，DSP加载过程对系统总线的过多占用，势必会影响其它器件或者板卡对系统总线的使用，从而造成整个系统启动时间的增加。
技术实现思路
本专利技术所要解决的技术问题是提供一种，其降低所有DSP加载的总时间，提高加载过程中系统总线的利用率。本专利技术是通过下述技术方案来解决上述技术问题的一种多数字信号处理器的加载系统，其特征在于，所述多数字信号处理器的加载系统包括主机、FPGA器件、静态随机存储器，主机通过系统总线与FPGA器件连接，静态随机存储器通过数字线与FPGA器件连接，FPGA器件通过硬件接口线实现与多个DSP之间的连接，FPGA器件包括系统总线接口单元、 读写控制单元、选择器、FIFO缓冲器、DSP接口单元，系统总线接口单元通过操作总线与读写控制单元连接，读写控制单元还与选择器、FIFO缓冲器连接，FIFO缓冲器还与DSP接口单元连接。优选地，所述数字线为地址线或数据线或控制线。优选地，所述主机对FPGA器件进行读写操作。优选地，所述FPGA器件通过数字线实现对静态随机存储器的读写操作。优选地，所述系统总线接口单兀负责实现作为王机的系统总线的接口，完成系统总线和操作总线的转换。优选地，所述DSP接口单元实现作为FPGA器件与多个DSP之间的接口，将FIFO缓冲器中的数据写入到DSP之中。优选地，所述读写控制单元负责静态随机存储器的读写操作控制。本专利技术还提供一种多数字信号处理器的加载系统的加载方法，其特征在于，该加载方法采用如上所述的多数字信号处理器的加载系统，该加载方法包括以下步骤第一步，主机执行加载初始化，把所有DSP的程序代码合并到一个加载文件中，计算出每一个DSP的程序代码映射到静态随机存储器中的起始地址以及结束地址；第二步，主机软件把加载文件中的程序代码数据流一次性地写入到静态随机存储器中；第三步，在FPGA器件中构建η个计数器，计数器的起始值和结束值分别对应于η个DSP的程序代码映射到静态随机存储器中的起始地址以及结束地址，η为自然数；第四步，读写控制单元检测所有FIFO缓冲器的几乎满状态，当前i_l个DSP对应的FIFO缓冲器达到几乎满条件，并且第i个DSP对应的FIFO缓冲器没有达到几乎满条件时，读写控制单元从静态随机存储器中读取第i个DSP的一帧加载数据；同时，控制选择器的开关，使得读出的数据流写入到第i个DSP对应的FIFO缓冲器中；之后，数据流通过DSP接口单元写入到对应的DSP中，i为自然数；第五步，重复第四步操作，直到所有的计数器都达到了结束值，表明所有DSP的程序都已经传输到了对应的FIFO缓冲器；第六步，当所有DSP对应的FIFO缓冲器达到空状态时候，根据DSP硬件接口的不同，主机向DSP发送约定信号，触发DSP运行程序，或者等待DSP自动执行程序。本专利技术的积极进步效果在于一、系统启动时，本专利技术加载方法和加载系统能够降低DSP加载过程中对系统总线的占用时间，提高系统总线的利用率，在其释放的时间里，系统总线可以去完成其它板卡或器件的初始化操作，从而降低整个系统的启动时间。二、FPGA器件具有可编程性和实时性，因而能够灵活地选择SRAM (Static Random Memory,静态随机存储器)的读地址，并且能够实时地判断出每个DSP的接口 FIFO缓冲器的几乎满状态，进而能够利用一个DSP加载过程中的等待时间去加载其它个DSP，减少多个DSP加载的总时间。附图说明图I为现有多数字信号处理器的加载系统的原理框图。 图2为本专利技术多数字信号处理器的加载系统的原理框图。具体实施例方式下面结合附图给出本专利技术较佳实施例，以详细说明本专利技术的技术方案。如图2所示，本专利技术多数字信号处理器的加载系统包括主机、FPGA器件302、SRAM (Static Random Memory,静态随机存储器),主机通过系统总线301与FPGA器件302连接，SRAM通过数字线303与FPGA器件302连接，FPGA器件302通过硬件接口线304实现与多个DSP之间的连接，FPGA器件302包括系统总线接口单元305、读写控制单元307、选择器 311、FIF0(First Input First Output，先入先出)本文档来自技高网...

【技术保护点】
一种多数字信号处理器的加载系统，其特征在于，所述多数字信号处理器的加载系统包括主机、FPGA器件、静态随机存储器，主机通过系统总线与FPGA器件连接，静态随机存储器通过数字线与FPGA器件连接，FPGA器件通过硬件接口线实现与多个DSP之间的连接，FPGA器件包括系统总线接口单元、读写控制单元、选择器、FIFO缓冲器、DSP接口单元，系统总线接口单元通过操作总线与读写控制单元连接，读写控制单元还与选择器、FIFO缓冲器连接，FIFO缓冲器还与DSP接口单元连接。

【技术特征摘要】
1.一种多数字信号处理器的加载系统，其特征在于，所述多数字信号处理器的加载系统包括主机、FPGA器件、静态随机存储器，主机通过系统总线与FPGA器件连接，静态随机存储器通过数字线与FPGA器件连接，FPGA器件通过硬件接口线实现与多个DSP之间的连接，FPGA器件包括系统总线接口单元、读写控制单元、选择器、FIFO缓冲器、DSP接口单元，系统总线接口单元通过操作总线与读写控制单元连接，读写控制单元还与选择器、FIFO缓冲器连接，FIFO缓冲器还与DSP接口单元连接。2.如权利要求I所述的多数字信号处理器的加载系统，其特征在于，所述数字线为地址线或数据线或控制线。3.如权利要求2所述的多数字信号处理器的加载系统，其特征在于，所述主机对FPGA器件进行读写操作。4.如权利要求3所述的多数字信号处理器的加载系统，其特征在于，所述FPGA器件通过数字线实现对静态随机存储器的读写操作。5.如权利要求4所述的多数字信号处理器的加载系统，其特征在于，所述系统总线接口单元负责实现作为主机的系统总线的接口，完成系统总线和操作总线的转换。6.如权利要求5所述的多数字信号处理器的加载系统，其特征在于，所述DSP接口单元实现作为FPGA器件与多个DSP之间的接口，将FIFO缓冲器中的数据写入到DSP之中。7.如权利要求6所述的多数字信号处理器的加载系统，其特征在于，所述读写控制单元负责静态随机存储器...

【专利技术属性】
技术研发人员：孟庆立，张超，战云，詹永卫，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：