用于在综合期间执行异步和同步复位去除的方法以及设备技术

公开了一种用于在目标装置上设计系统的方法。通过将系统的高层次描述转换为门、寄存器和复位电路来综合系统。执行分析以标识并去除冗余复位电路。在已去除冗余复位电路之后优化系统。也公开了其它一些实施例。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的一些实施例涉及用于在目标装置上设计系统的工具。更具体地，本专利技术的一些实施例涉及一种用于在综合期间异步和同步复位去除的方法以及设备。
技术介绍
用于大型系统的电子设计可以包括数百万门以及数百万位的嵌入式存储器。在用于管理以及优化电子设计所需的任务中，利用可用资源进行综合、布局以及布线可能是其中最具挑战性和最耗时的。大型系统的复杂性通常要求使用计算机辅助设计(CAD)或者电子设计自动化(EDA)工具以管理和优化对系统的设计。CAD工具在目标装置上执行综合、布局和布线的耗时任务。系统中的寄存器可以连接至复位信号，该复位信号操作成在启动期间或者在错误发生之后使系统处于已知的状态。复位信号可以用于在事件发生时或者已过去一定量时间之后复位系统。然而，寄存器复位对于在目标装置上设计系统提出了挑战。对于异步和同步复位的挑战包括当必须将复位信号扇出至大量目的地时实现时序收敛，并且当遵循与复位相关联的集群约束时使用为复位分配的有限布线资源来执行拟合(fittting)。异步复位可以进一步提出序列优化问题的进一步挑战。CAD或者EDA工具使用的序列优化算法可以采用诸如复位或者负载之类的异步信号来绕过寄存器。如果未绕过序列优化，则在重定时之后仍维持由异步复位产生的启动状态。此外，逻辑可能需要被装入没有复位的序列元件中，这要求添加额外的逻辑以确保正确的启动行为。附图说明通过示例来说明本专利技术的一些实施例的特征和优点，并且该特征和优点并非旨在将本专利技术的一些实施例的范围限定为所示的一些特定实施例。图I是示出了根据本专利技术的一个示例性实施例的用于设计系统的方法的流程图。图2是示出了根据本专利技术的一个示例性实施例的用于执行综合的方法的流程图。图3示出了根据本专利技术的一个示例性实施例的用于执行复位分析和去除的方法的流程图。图4示出了根据本专利技术的一个实施例的系统的冗余部分的第一示例。图5示出了根据本专利技术的一个实施例的系统的冗余部分的第二示例。图6示出了根据本专利技术的一个示例性实施例的用于执行同步复位标识的方法。图7示出了根据本专利技术的一个实施例的执行复位分析和去除的示例。图8示出了根据本专利技术的一个实施例的实现了系统设计器的计算机系统的框图。图9是根据本专利技术的一个示例性实施例的系统设计器的框图，图10是根据本专利技术的一个实施例的复位分析和去除单元的框图。图11示出了根据本专利技术的一个实施例的示例性目标装置。
技术实现思路
根据本专利技术的一个实施例，在综合期间执行分析，该分析标识系统的在特定复位状态(condition)下变得冗余的部分，并且标识可以去除的复位。在去除复位之后，可以执行在综合中的优化，并且可以执行系统的布局和布线。根据本专利技术的一个方面，该分析包括标识系统中的复位信号。标识具有共同复位信号的寄存器集合。针对寄存器集合中的每个寄存器，应用复位状态，并且标识系统的冗余部分以及对该冗余部分指派成本值。针对寄存器集合中的尚未标记为去除的每个寄存器，按从最高到最低的成本顺序，应用复位状态，并且诸如复位信号连接之类的冗余的电路被标记用于去除。在已经按成本顺序分析了所有寄存器之后，在电路中的已被标记用于去除的寄存器被去除复位。·具体实施例方式在下面的描述中，出于说明的目的，阐述了特定术语以提供对本专利技术的一些实施例的全面理解。对于本领域技术人员明显的是，可以无需说明书中的具体细节来实践本专利技术的一些实施例。在其它一些情形下，以框图的形式来显示熟知的电路、装置和程序以避免不必要地模糊本专利技术的一些实施例。图I是说明了根据本专利技术的一个示例性实施例的用于在目标装置上设计系统的方法的流程图。目标装置可以是现场可编程门阵列(FPGA)、专用集成电路(ASIC)、结构化ASIC或其它装置。根据一个实施例，可以由在计算机系统上实现的计算机辅助设计(CAD)/电子设计自动化(EDA)工具来执行图I示出的过程。在101处，综合该系统。根据本专利技术的一个实施例，综合涉及生成待实现的系统的逻辑设计。图2是示出了根据本专利技术一个实施例的用于执行综合的方法的流程图。可以利用图2中所示的方法执行101。在201处，执行设计建立(elaboration)和提取。根据本专利技术的一个实施例，设计建立和提取包括根据系统的高级描述产生系统的逻辑表示。系统的高级描述可以是电路图、VHDUVerilog或者其它设计定义的形式。逻辑表示可以包括那些包括如下表示该表示包括系统所需的功能模块和寄存器(“部件”)，该功能模块和寄存器诸如逻辑门和逻辑元件。在设计建立和提取期间，还可以执行初始优化。初始优化可以包括网表的清理(cleanout)以及恒定传播。在提取期间产生提取网表。在202处，根据提取网表来标识分区。根据本专利技术的一个实施例，分析寄存器复位以标识系统的在特定复位状态下变得冗余的部分。该分析涉及针对每个寄存器复位计算冗余效果的成本。基于计算的成本来去除与支持系统的这些冗余部分的寄存器复位相关联的电路。在203处，对已修改的系统设计应用优化。复位分析和去除过程可以使得系统中的信号损失扇出或者在同步复位情形下设置为常数。该优化可以包括寄存器重定时、精细状态机重综合以及其它一些优化过程。优化可以包括RTL综合以及门级综合，在寄存器传输级(RTL)综合中大型/路线(course)模块被优化，而在门级综合中简易模块被优化。在204处，对优化的逻辑设计执行映射(技术映射)。根据本专利技术的一个实施例，映射包括确定如何使用目标装置上可用的资源来实现优化逻辑表示中的逻辑门和逻辑元件。可用的资源可以包括LUT和其它一些资源。根据本专利技术的一个实施例，根据映射产生网表。该网表可以是根据HDL产生的优化的技术映射的网表。返回参考图1，在102处，在映射的逻辑系统设计中布局部件。对优化的技术映射网表进行布局以产生针对功能块中的每个功能块的布局。根据本专利技术的一个实施例，布局包括在目标装置上通过如下方式拟合系统确定逻辑设计上的哪些资源待用于特定逻辑元件，以及其它一些功能块被确定实现在综合期间确定的系统。布局可以包括集群，其涉及将逻辑元件一起分组以形成在目标装置上出现的逻辑簇(cluster)。根据本专利技术的一个实施例，在布局的早先阶段执行集群，并且在布局预备阶段期间紧接综合之后产生集群。在103处，对布局的设计进行布线。在布线期间，分配目标装置上的布线资源以在逻辑门、逻辑元件以及目标装置上的其它一些部件之间提供互连。也可以对布局的逻辑设计执行可布线性优化。根据本专利技术的一个实施例，可布线性优化的目标在于减少在布局的 逻辑设计中用于连接部件的布线的量。可布线性优化可以包括执行扇出划分、逻辑复制、逻辑重布线或其它一些过程。应当理解，可以对布局的逻辑设计执行一个或者多个过程。在104处，执行汇编过程。汇编过程涉及产生包括了由101-103处描述的编译过程确定的信息的数据文件。该数据文件可以是可以用于对目标装置编程的位流。根据本专利技术的一个实施例，图I中示出的过程可以由在第一计算机系统上运行的EDA工具来执行。所产生的数据文件可以被发送至第二计算机系统以允许系统设计被进一步处理。备选地，该数据文件可以被发送至第二计算机系统，该第二计算机系统可以用于根据系统设计对目标装置编程。应当理解，也可以以其它形式输出系统设计，诸如在显示装置或者其它介质本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：V·玛诺哈拉拉雅，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：