具有同步性能的双路信号高速采集缓存电路制造技术

具有同步性能的双路信号高速采集缓存电路，涉及一种双路信号采集缓存电路。它是为了解决现有的高速数据采集系统中由于单片机处理数据速度低导致采集系统的数据处理速度较低，以及双路信号高速采集的严格同步性较低的问题。其通过单片机、一号A/D转换器、二号A/D转换器、一号比较器、二号比较器、一号异或门、二号异或门、一号D触发器、二号D触发器、一号选择电路、采样时钟源、分频器、二号选择电路、与门、反相器、计数器、十六个一号三态门、二号高速A/D转换器、一号高速A/D转换器、高速SRAM、二号三态门、三号三态门、四号三态门、五号三态门和数据总线的对应连接实现。本实用新型专利技术适用于双路信号高速采集并缓存。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种双路信号采集缓存电路。
技术介绍
高速A/D转换与高速缓存是高速信号采集系统的核心，双路高速信号采集电路的应用广泛。AD9288是一款双8位高速A/D转换器芯片，两路A/D转换器ADCA和ADCB分别内置采样保持电路。基于AD9288的双路高速A/D转换电路如图I所示。对于宽带信号测试和分析时，对数据采集电路设计提出了两个方面的要求一是，要采用高速A/D转换器，以满足采样定理要求；另一方面，由于数据量通常都较大，要有较大容量且高速的数据缓冲电路的支持。虽然目前单片机的工作频率不断提高，但仍然无法 满足要求，因此，对信号的采集一般需要更高速的CPLD来处理，尤其是电子测量仪器更是如此。也就是说，对于高速数据采集系统而言，除了采用高速的A/D转换器之外，还要考虑采取何种高速存储器，如何高速寻址和控制总线逻辑，以及如何方便地与嵌入式系统交换数据等问题。对于高速数据采集系统，数据无法实时处理，只能是分两步走。首先，采集数据到高速缓存器，然后再将缓存器中的数据以相对较低的速度读取处理。基于高速FIFO的方案可以实现缓存，但是FIFO的容量小且不易扩展，对于有较高存储深度要求的应用不宜使用。双口 SRAM的缓存方案也够满足高速数据传输的要求，且能够作为系统存储器完成大量复杂的数据处理工作，但是双口 RAM的容量小且为8位宽数据线宽，不宜扩展成多路采集系统。并且，双路信号高速采集需要具备严格的同步，而目前，其同步性较低。
技术实现思路
本技术是为了解决现有的高速数据采集系统中由于单片机处理数据速度低导致采集系统的数据处理速度较低，以及双路信号高速采集的同步性较低的问题，从而提供一种具有同步性能的双路信号高速采集缓存电路。具有同步性能的双路信号高速采集缓存电路，它包括单片机，它还包括一号A/D转换器、二号A/D转换器、一号比较器、二号比较器、一号异或门、二号异或门、一号D触发器、二号D触发器、一号选择电路、采样时钟源、分频器、二号选择电路、与门、反相器、计数器、十六个一号三态门、二号高速A/D转换器、一号高速A/D转换器、高速SRAM、二号三态门、三号三态门、四号三态门、五号三态门和数据总线；单片机的MODE信号输出端同时与十六个号三态门的控制信号输入端、二号三态门的控制信号输入端、三号三态门的控制信号输入端、四号三态门的控制信号输入端、五号三态门的控制信号输入端和二号选择电路的一号信号输入端连接；单片机的DIN信号输出端同时与一号A/D转换器的DIN信号输入端和二号A/D转换器的DIN信号输入端连接；单片机的CLK信号输出端同时与一号A/D转换器的CLK信号输入端和二号A/D转换器的CLK信号输入端连接；一号A/D转换器的数字信号输出端与一号比较器的数字信号输入端连接；一号比较器的数字信号输出端与一号异或门的数字信号输入端连接；一号A/D转换器的状态信号输出端与一号异或门的状态信号输入端连接；一号异或门的信号输出端与一号D触发器的信号输入端连接；一号D触发器的信号输出端与一号选择电路的一号信号输入端连接；二号A/D转换器的数字信号输出端与二号比较器的数字信号输入端连接；二号比较器的数字信号输出端与二号异或门的数字信号输入端连接；二号A/D转换器的状态信号输出端与二号异或门的状态信号输入端连接；二号异或门的信号输出端与二号D触发器的信号输入端连接；二号D触发器的信号输出端与一号选择电路的二号信号输入端连接；单片机的一号CLR信号输出端同时与一号D触发器的CLR信号输入端和二号D触发器的CLR信号输入端连接；—号选择电路的数字量信号输入端同时与一号A/D转换器的数字量信号输出端和二号A/D转换器的数字量信号输出端连接；—号选择电路的信号输出端与与门的一号信号输入端连接；单片机的数据输出或输入口通过数据总线与高速SRAM的数据输入或输出端连接;单片机的二号CLR信号输出端与计数器的CLR信号输入端连接；计数器的计数器信号输出端与反相器的输入端连接；反相器的输出端同时与单片机的计数器信号输入端和与门的二号信号输入端连接；采样时钟源的时钟信号输出端与分频器的时钟信号输入端连接；单片机的分频控制信号输出端与分频器的分频控制信号输入端连接；所述分频器的分频信号输出端同时与二号选择电路的分频器信号输入端、一号高速A/D转换器的CLK信号输入端和二号高速A/D转换器的CLK信号输入端连接；单片机的选择控制信号输出端同时与二号选择电路的选择控制信号输入端和五号三态门的信号输入端连接；五号三态门的信号输出端同时与四号三态门的信号输出端和高速SRAM的读信号输入端连接；二号选择电路的信号输出端与与门的三号信号输入端连接；与门的输出端同时与计数器的CP信号输入端和三号三态门的信号输出端连接；所述三号三态门的信号输出端同时与二号三态门的信号输入端和高速SRAM的写信号输入端连接；计数器的模拟信号输出端与高速SRAM的模拟信号输入端连接；一号高速A/D转换器的八个数据信号输出端分别通过八个一号三态门接入数据总线；二号高速A/D转换器的八个数据信号输出端分别通过八个一号三态门接入数据总线；—号高速A/D转换器的外部信号输入端和一号高速A/D转换器的外部信号输入端分别作为双路信号X1 (t)和12(0的输入端。本技术能够实现双路信号采集数据并缓存，高速数据采集系统摆脱了单片机处理数据速度的束缚，数据处理速度快；并且双路信号高速采集的同步性高。附图说明图I是
技术介绍
中的基于AD9288的双路闻速A/D转换电路的电路连接不意图；图2是本技术的结构示意图；图3是本技术的原理示意图。具体实施方式具体实施方式一、结合图2说明本具体实施方式，具有同步性能的双路信号高速采集缓存电路，它包括单片机I，它还包括一号A/D转换器21、二号A/D转换器22、一号比较器31、二号比较器32、一号异或门41、二号异或门42、一号D触发器51、二号D触发器52、一号选择电路6、采样时钟源7、分频器8、二号选择电路9、与门10、反相器11、计数器12、十六个一号三态门13、二号高速A/D转换器14、一号高速A/D转换器15、高速SRAM16、二号三态门17、三号三态门18、四号三态门19、五号三态门20和数据总线30 ；单片机I的MODE信号输出端同时与十六个号三态门13的控制信号输入端、二号三态门17的控制信号输入端、三号三态门18的控制信号输入端、四号三态门19的控制信号输入端、五号三态门20的控制信号输入端和二号选择电路9的一号信号输入端连接；单片机I的DIN信号输出端同时与一号A/D转换器21的DIN信号输入端和二号A/D转换器22的DIN信号输入端连接；单片机I的CLK信号输出端同时与一号A/D转换器21的CLK信号输入端和二号A/D转换器22的CLK信号输入端连接；一号A/D转换器21的数字信号输出端与一号比较器31的数字信号输入端连接；一号比较器31的数字信号输出端与一号异或门41的数字信号输入端连接；一号A/D转换器21的状态信号输出端与一号异或门41的状态信号输入端连接；一号异或门41的信号输出端与一号D触发器51的信号输入端连接；一号D触发器51的信号输出端与一号选择电路6的一号信号输入端连接；二号A/D转换本文档来自技高网...

【技术保护点】
具有同步性能的双路信号高速采集缓存电路，它包括单片机（1），其特征是：它还包括一号A/D转换器（21）、二号A/D转换器（22）、一号比较器（31）、二号比较器（32）、一号异或门（41）、二号异或门（42）、一号D触发器（51）、二号D触发器（52）、一号选择电路（6）、采样时钟源（7）、分频器（8）、二号选择电路（9）、与门（10）、反相器（11）、计数器（12）、十六个一号三态门（13）、二号高速A/D转换器（14）、一号高速A/D转换器（15）、高速SRAM（16）、二号三态门（17）、三号三态门（18）、四号三态门（19）、五号三态门（20）和数据总线（30）；单片机（1）的MODE信号输出端同时与十六个号三态门（13）的控制信号输入端、二号三态门（17）的控制信号输入端、三号三态门（18）的控制信号输入端、四号三态门（19）的控制信号输入端、五号三态门（20）的控制信号输入端和二号选择电路（9）的一号信号输入端连接；单片机（1）的DIN信号输出端同时与一号A/D转换器（21）的DIN信号输入端和二号A/D转换器（22）的DIN信号输入端连接；单片机（1）的CLK信号输出端同时与一号A/D转换器（21）的CLK信号输入端和二号A/D转换器（22）的CLK信号输入端连接；一号A/D转换器（21）的数字信号输出端与一号比较器（31）的数字信号输入端连接；一号比较器（31）的数字信号输出端与一号异或门（41）的数字信号输入端连接；一号A/D转换器（21）的状态信号输出端与一号异或门（41）的状态信号输入端连接；一号异或门（41）的信号输出端与一号D触发器（51）的信号输入端连接；一号D触发器（51）的信号输出端与一号选择电路（6）的一号信号输入端连接；二号A/D转换器（22）的数字信号输出端与二号比较器（32）的数字信号输入端连接；二号比较器（32）的数字信号输出端与二号异或门（42）的数字信号输入端连接；二号A/D转换器（22）的状态信号输出端与二号异或门（42）的状态信号输入端连接；二号异或门（42）的信号输出端与二号D触发器（52）的信号输入端连接；二号D触发器（53）的信号输出端与一号选择电路（6）的二号信号输入端连接；单片机（1）的一号CLR信号输出端同时与一号D触发器（51）的CLR信号输入端和二号D触发器（52）的CLR信号输入端连接；一号选择电路（6）的数字量信号输入端同时与一号A/D转换器（21）的数字量信号输出端和二号A/D转换器（22）的数字量信号输出端连接；一号选择电路（6）的信号输出端与与门（10）的一号信号输入端连接；单片机（1）的数据输出或输入口通过数据总线（30）与高速SRAM（16）的数据输入或输出端连接；单片机（1）的二号CLR信号输出端与计数器（12）的CLR信号输入端连接；计数器（12）的计数器信号输出端与反相器（11）的输入端连接；反相器（11）的输出端同时与单片机（1）的计数器信号输入端和与门（10）的二号信号输入端连接；采样时钟源（7）的时钟信号输出端与分频器（8）的时钟信号输入端连接；单片机（1）的分频控制信号输出端与分频器（8）的分频控制信号输入端连接；所述分频器（8）的分频信号输出端同时与二号选择电路（9）的分频器信号输入端、一号高速A/D转换器（14）的CLK信号输入端和二号高速A/D转换器（15）的CLK信号输入端连接；单片机（1）的选择控制信号输出端同时与二号选择电路（9）的选择控制信号输入端和五号三态门（20）的信号输入端连接；五号三态门（20）的信号输出端同时与四号三态门（19）的信号输出端和高速SRAM（16）的读信号输入端连接；二号选择电路（9）的信号输出端与与门（10）的三号信号输入端连接；与门（10）的输出端同时与计数器（12）的CP信号输入端和三号三态门（18）的信号输出端连接；所述三号三态门（18）的信号输出端同时与二号三态门（17）的信号输入端和高速SRAM（16）的写信号输入端连接；计数器（12）的模拟信号输出端与高速SRAM（16）的模拟信号输入端连接；一号高速A/D转换器（15）的八个数据信号输出端分别通过八个一号三态门（13）接入数据总线（30）；二号高速A/D转换器（14）的八个数据信号输出端分别通过八个一号三态门（13）接入数据总线（30）；一号高速A/D转换器（15）的外部信号输入端和一号高速A/D转换器（15）的外部信号输入端分别作为双路信号x1(t)和x2(t)的输入端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘海成，秦进平，
申请(专利权)人：黑龙江工程学院，
类型：实用新型
国别省市：