用于电子设计自动化的单元延迟改变的建模制造技术

一种用于修改单元特征比如栅极长度的集成电路设计优化过程对作为修改的结果的延迟改变建模。在延迟改变计算中，针对修改的单元确定单元切换行为中的事件的特性比如输出短路电压VSC，其中确定的特性的改变与由于修改所致的单元的延迟改变相关。接着根据确定的事件特性确定用于修改的单元的延迟的值。可以在布局和布线之后应用该过程。使用延迟改变模型来描述时间约束的泄漏功率减少。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子设计自动化和对例如由于为了性能优化而实施集成电路设计的单元的改变所产生的延迟改变建模。
技术介绍
一种用于EDA支持的设计的方式是基于使用计算机系统作为电路元件的网表来定义集成电路。也提供单元库，该单元库指定可用于在使用网表中的电路元件的给定技术的物理实施中使用的单元的特性。库中的条目包括版图数据、比如延迟模型和功率模型这样的性能数据以及其它支持信息。为了实施网表，从库中选择单元，将单元布局于版图空间中，并且限定在单元之间互连。选择单元、布局单元和限定在单元之间互连可以称为布局和布线。布局和布线程序的结果是版图文件，该版图文件指定单元的部件的形状和位置以及 将向集成电路中制作的单元的互连。单元库具有电路元件的有限数目的选择。向库添加单元成本高，因为为了可制造性和其它因素而预先限制库中的每个单元的资格。小的版图改变、比如晶体管栅极长度增加可以用来优化集成电路性能、比如减小泄漏功率等(参见 Lawrence T. Clark 等人的"Managing Standby and Active ModeLeakage Power in Deep Sub-micron Design, " ISLPED 2004, Proceedings of the2004International Symposium on Low Power Electronics and Design,2004年8 月 9-11日)。已经提出并且在VLSI设计中使用具有在标称以上的栅极长度的晶体管以减小有源模式泄漏功率(即运行期泄漏)。参见Puneet Gupta等人的"Selective gate-lengthbiasing for cost-effective runtime leakage control, " Proceedings of the 41stDesign Automation Conference, 2004 (Gupta I) ； Shekhar Borkar 等人的 〃 Parametervariations and impact on circuits and microarchitecture " Proceeding ofthe Design Automation Conference, 2003 年 6 月 2-6 日；Qian Ying Tang 等人的〃 Phenomenological model for gate length bias dependent inverter delay changewith emphasis on library characterization, " ISQED 2009,Quality of ElectronicDesign, 2009 年 3 月 16-18 日；以及 Puneet Gupta 等人的"Gate-length biasing forruntime-1eakage control, " IEEE Transactions on Computer-Aided Design ofIntegrated Circuits and Systems, vol. 25,Issue 8,2006 年 8 月(Gupta 2)。可以在单元级别或者在晶体管级别实施栅极长度偏置。参见Tang;Gupta2 ；SaumiI Shah 等人的 〃 Standard cell library optimization for leakagereduction, " Design Automation Conference,2006 43rdACM/IEEE ；以及 LawrenceT. Clark 等人的"Managing Standby and Active Mode Leakage Power in DeepSub-micron Design, " ISLPED 2004, Proceedings of the 2004 InternationalSymposium on Low Power Electronics and Design, 2004 年 8 月 9-11 日。然后利用所得更低性能、更低泄漏的标准单元变体以替换在具有正时序松弛的设计路径上的尽可能多的单元实例(Gupta 2)。通常选择栅极长度偏置的值以保证封装等效性并且完成在单元原本(即单元在库条目中的初始形式)与单元变体(即修改的单元)之间的可互换性，并且可允许的偏置的数目可以变化。例如双栅极长度(DGL)方式仅允许标称栅极长度和一个偏置。然而多栅极长度(MGL)技术可以在单元级别使用具有精细递增的许多偏置值。与单元内晶体管级偏置相似，MGL造成在单元级别延迟-泄漏折衷的更精细粒度级别。直观而言，部分地通过移动时序路径更接近防护带零松弛时序点，更精细粒度级别可以转化成在设计级别的更好泄漏减少。然而先前研究报导不一致的发现，其中一些发现表明明显附加泄漏减少而其它发现通过使用更精细粒度级别观测到很少优点。因而可以在使用标准单元库布局和布线之后进行影响单元性能如电压阈值和泄漏功率的栅极长度改变和其它小的改变以优化设计性能。应用为使用这些技术来优化电路设计的程序通常涉及受约束的优化程序，其中所进行的调整受调整对延迟的影响(受可用松弛约束)所约束。这样的程序依赖于用合理计算资源计算延迟改变的能力，从而可以实现它们而无不适当的成本。在实践中，在设计优化或者物理实施期间经常更重要的是捕获作为单元/器件参数如栅极长度改变的函数的延迟变化。尽管先前工作已经主要聚焦于对延迟本身建模，但是它们在捕获延迟改变时相对无效。另外，由于优化过程可能在稳健库中需要爆炸式大量 单元变体，使用现有模型出于库表征目的的建模可能成本高到无人问津。因此希望提供用于对由于单元的修改所致的延迟改变建模以使设计者能够应用受约束优化程序以实施这样的修改的设计自动化工具。
技术实现思路
描述了一种用于在集成电路设计优化中使用的建模方法和分析模型，包括用于对由于单元原本的修改所致的延迟改变建模的程序，可以与用于单元原本的延迟模型一起应用以估计修改的单元的延迟。提供了一种计算机实施的模型，该模型实现一种用于机器可读文件表征的目标电路设计的设计优化方法。该方法包括执行修改程序以修改单元的特性、比如栅极长度以产生修改的单元。接着针对修改的单元确定单元切换行为中的事件的特性、比如下文更具体描述的输出短路电压Vs。，其中确定的特性的改变与由于修改所致的单元的延迟改变相关。接着根据确定的事件的特性确定用于修改的单元的延迟的值。可以在目标电路设计包括在布局和布线之后产生的版图文件时或者在其它设计阶段中应用这里描述的程序，在这些阶段中，比如输入偏斜和输出负载这样的信息可用于在确定原本单元和修改的单元的延迟时使用。在这里描述的一个实施例中的电路修改程序包括可以通过对目标电路设计的栅极长度调整或者其它修改来实现的时序约束的泄漏功率减小。在这里描述的实施例中，单元切换行为中的事件是单元切换行为中从其中一个行为支配单元切换的第一区域向其中另一行为支配单元切换的第二区域的转变。例如第一区域可以是在输出包括有竞争的上拉和下拉电流的短路行为区域。第二区域可以是本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：QY·唐，陈强，S·蒂鲁玛拉，
申请(专利权)人：新思科技有限公司，
类型：
国别省市：