具有自动时钟对准的数字PLL制造技术

本发明专利技术涉及具有自动时钟对准的数字PLL。本发明专利技术的一个实施例涉及数字锁相环(ADPLL)，其被配置为生成具有不同频率值的多个时间对准的输出时钟信号。该ADPLL包含被配置为生成可变时钟信号的数控振荡器，该可变时钟信号被分为根据两个分离的时钟域操作的两个信号路径。第一信号路径被配置为生成将该可变时钟信号与参考信号同步的反馈信号。第二信号路径包含被配置为同步地对该可变时钟信号分频，以自动生成具有不同频率的多个时间对准的输出时钟信号的时钟分频器电路。时钟对准器监视可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差并生成控制信号，控制信号使可编程延迟线自动将输出时钟信号与可变时钟信号时间对准。

【技术实现步骤摘要】
具有自动时钟对准的数字PLL
技术介绍
锁相环(PLL)是很多现代通信电路的重要部件。在无线信号的传输期间，该无线信号的频率和相位可能变得失真，导致所传输的载波信号和接收器的载波信号之间的差异。PLL通过根据参考信号来调节设备中所使用的载波信号的相位和频率，在接收器的载波信号与所传输的载波信号之间实现同步。 图Ia示出了示例性锁相环(PLL)IOO的简化的框图。PLL 100包含被配置为生成RF频带中的数字可变时钟信号(CLKV)的数控振荡器(DCO) 106，所述信号被提供至分频器链110和反馈路径112。分频器链110被配置为将可变时钟信号CLKV分频，以生成不同时钟域中(即具有不同频率)的多个输出时钟信号clk_outl、clk_out2等，所述输出时钟信号作为PLL 100的输出被提供。不同的输出时钟信号可被提供至极性调制器传输链中的不同部件，例如被配置为在高频操作的模拟部件(如DC0、DPA)和被配置为在较低频率操作的数字部件。反馈路径112包含时间到数字转换器(TDC) 108，其被配置为接收可变时钟信号CLKV和参考信号REF。参考信号REF的重定时可通过确定可变时钟信号CLKV与参考时钟REF之间的相位差来执行。基于所计算的差，对相位检测器102的输出作出调整。相位检测器102的输出被提供至环路滤波器104，其对该输出进行滤波，之后该输出在DCO 106处被接收。该PLL反馈环路将可变时钟信号CLKV与参考时钟REF同步(也就是，使可变时钟信号CLKV的频率“跟踪”参考信号REF)。通常，在PLL的各种输出时钟信号之间存在延迟(例如，由于各种模拟元件如DC0、分频器、四重开关、缓冲器、电平移位器中的传播和/或稳定(settling)延迟)。图Ib示出了与图Ia的PLL相关联的示例性时钟时序图114。特别地，图Ib示出了参考信号REF和输出自DCO 106的可变时钟信号CLKV。在时间Ttl，可变时钟信号CLKV异相于参考信号REF。然而，从时间Ttl到时间T1，可变时钟信号的频率被调整，从而跟随参考信号REF。图Ib还不出了通过可变时钟信号CLKV的分频而生成的第一输出时钟信号clk_outl和第二输出时钟信号clk_out2。如图Ib所不,第一输出时钟信号clk_outl通过将可变时钟信号CLKV除以二而生成，并且第二输出信号clk_out2通过将可变时钟信号CLKV除以四而生成。该时钟信号在时间T2周围呈现出时钟歪斜，这可能有损于利用极性调制传输链传输的信号的传输质量，在所述极性调制传输链中为了进行适当的操作，需要幅度调制(AM)和相位/频率调制(PM/FM)路径之间的密切对准。附图说明图Ia示出了示例性数字锁相环的框图。图Ib示出了与图Ia的锁相环相关联的示例性时钟时序图。图2示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环(ADPLL)的第一实施例的框图。图3示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环(ADPLL)的更详细实施例的框图。图4示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环(ADPLL)的具体实施例的框图。图5a示出了包含被配置为在不同时钟域内生成同步时钟信号的数字锁相环的极性传输电路的第一实施例的框图。图5b不出了与图5a的数字锁相环的不例性时钟信号相对应的信号图。图6示出了包含被配置为在多个不同的时钟域内生成时间对准的时钟信号的数字锁相环的极性传输电路的更详细框图。 图7是被配置为将时间延迟引入可变时钟信号的示例性可编程延迟线的更详细框图。图8a示出了如本文提供的时钟分频器电路的示例性框图。图8b示出了与图8a的时钟分频器电路相关的示例性时钟时序图。图9a示出了极性发射机的实施例，示出了时钟分频器电路的输出被提供至幅度调制路径和相位调制路径。图9b示出了输入至时钟分频器以及输出自时钟分频器的时钟信号的时序图。图10示出了包含于数字锁相环中的时钟同步单元的更详细实施例。图11是示出用于防止传输链中的重调制的方法的附加实施例的流程图。具体实施例方式本专利技术现将参考附图进行描述，其中相同的参考数字始终用于指代相同的元件，以及其中所示出的结构和设备并不一定按比例绘制。本公开的某些方面提供于一种具有延迟对准元件的数字锁相环(ADPLL)，其生成跨越多个不同时钟域(例如具有不同的频率值)的多个时间对准的时钟信号。在一个实施例中，该方法和装置包括具有数控振荡器(DCO)的数字锁相环，所述数控振荡器被配置为生成可变时钟信号，所述可变时钟信号被分成根据两个分离的时钟域操作的两个分离的信号路径。第一信号路径被配置为生成将该可变时钟信号与参考信号同步的PLL反馈信号。第二信号路径包括被配置为同步生成多个具有不同操作频率的时间对准的输出时钟信号的时钟分频器电路。相位检测器监视该可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差并基于所检测的相位差来生成控制信号，所述控制信号使可编程延迟元件选择性地将延迟弓I入该第二信号路径中，所述延迟以自动将该输出时钟信号与所述可变时钟信号时间对准的方式偏移第二信号路径中的信号的时钟边沿。因此，该时钟分频器具有生成独立于PLL反馈信号但与所述可变时钟信号同步的输出时钟信号的自由。图2示出了被配置为生成位于不同时钟域内的时间对准的同步输出时钟信号的数字锁相环(ADPLL) 200的第一实施例的框图。如图2所示，数字锁相环200包含被配置为生成具有第一频率(例如约2400MHz)的可变时钟信号CLKV的数控振荡器(DCO) 206。输出自DC0206的可变时钟信号CLKV被分成两个分离的信号路径。包含PLL反馈环路的第一信号路径具有TDC218，其被配置为生成PLL反馈信号(例如重定时的时钟信号)，所述PLL反馈信号将所述可变时钟信号与参考信号REF同步。第二信号路径包括被配置为生成一个或多个输出时钟信号的时钟分频器电路214。在一个实施例中，分离的信号路径可包含分离的时钟域(例如，具有包含不同频率的信号)，因而提供根据第一时钟域操作的第一时钟信号和根据第二时钟域操作的第二时钟信号。PLL反馈环路与时钟分频器电路214之间的分离在时钟分频器电路214可以生成的可能频率方面提供了更多的自由(例如，允许根据任意的整数执行分频)。时钟对准器210被配置为保证这两个信号路径之间的时钟对准以进行PLL的合适操作。更特别地，耦合于DC0206的输出的延迟对准电路208包含可编程延迟线212，其被配置为接收输出自分频器220的第一分频可变时钟信号，并选择性地将延迟引入该第一分频可变时钟信号中，从而导致延迟的时钟信号。时钟分频器电路214接收该延迟的时钟信号并通过同步地对该延迟的时钟信号进行分频以生成分别具有等于或低于该延迟的时钟信号的频率的频率的多个输出时钟信号而对延迟的可变时钟信号进行操作。通常，时钟分频器电路214可包括任意类型的控制状态机。时钟分频器电路214可基于公共的分频器信号(例如延迟的时钟信号)执行分频，使得该输出时钟信号被自动地时间对准。例如，时钟分频器电路214可包含同步分频 器，其根据公共的时钟信号(例如该延迟的时钟信号或其整数分频)抑制时钟脉冲，以自动引入相位调整并生成时间对准的输出时钟信号。在一本文档来自技高网...

【技术保护点】
一种数字锁相环，包含：被配置为生成可变时钟信号的数控振荡器；包含在具有第一频率范围的第一时钟域内操作的第一时钟信号的第一信号路径，该第一信号路径包含被配置为生成驱动该可变时钟信号以跟随参考信号的PLL反馈信号的时间到数字转换器；具有在具有第二频率范围的第二时钟域内操作的第二时钟信号的第二信号路径，该第二信号路径包含被配置为根据所述第二时钟信号生成多个自动时间对准的输出时钟信号的时钟分频器电路，所述输出时钟信号分别具有不同的频率；以及时钟对准器，其被配置为基于所检测的该可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差而生成控制信号，并用于自动同步该可变时钟信号与所述多个输出时钟信号的上升沿或下降沿。

【技术特征摘要】
2011.06.20 US 13/164,0961.一种数字锁相环，包含 被配置为生成可变时钟信号的数控振荡器； 包含在具有第一频率范围的第一时钟域内操作的第一时钟信号的第一信号路径，该第一信号路径包含被配置为生成驱动该可变时钟信号以跟随参考信号的PLL反馈信号的时间到数字转换器； 具有在具有第二频率范围的第二时钟域内操作的第二时钟信号的第二信号路径，该第二信号路径包含被配置为根据所述第二时钟信号生成多个自动时间对准的输出时钟信号的时钟分频器电路，所述输出时钟信号分别具有不同的频率；以及 时钟对准器，其被配置为基于所检测的该可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差而生成控制信号，并用于自动同步该可变时钟信号与所述多个输出时钟信号的上升沿或下降沿。2.如权利要求I所述的锁相环，其中该第二信号路径包含 位于该时钟分频器电路上游的可编程延迟线，其被配置为基于所检测的相位差，选择性地将时间延迟引入第二时钟信号，所述时间延迟以将输出时钟信号与可变时钟信号时间对准的方式偏移第二时钟信号的时钟边沿， 其中该时钟分频器电路被配置为接收并分频该第二时钟信号，以生成所述多个时间对准的输出时钟信号。3.如权利要求2所述的锁相环，其中该时钟分频器电路被配置为执行延迟的时钟信号的时钟门控，以生成所述多个时间对准的输出时钟信号。4.如权利要求3所述的锁相环，其中该时钟分频器电路包含 多个串联连接至可编程延迟线的分频器，其被配置为生成具有多个不同频率的多个分频时钟信号； 门控逻辑元件，其被配置为接收所述多个分频时钟信号并根据其生成操作于多个不同频率下的多个使能控制信号；以及 多个触发器，其分别具有耦合于该可编程延迟线并被配置为接收延迟时钟信号的第一输入节点，以及耦合于该门控逻辑元件并被配置为接收所述多个使能控制信号之一的第二输入节点； 其中该触发器输出该多个时间对准的输出时钟信号，所述输出时钟信号具有形成于该使能控制信号的上升沿处的上升沿。5.如权利要求2所述的锁相环，其中该时钟对准器包含相位检测器，其被配置为监视该可变时钟信号以及所述多个输出时钟信号之一的上升或下降沿，并且生成控制信号，所述控制信号迭代地调整由该可编程延迟线引入的时间延迟，直到该可变时钟信号与所述多个输出时钟信号之一的上升或下降沿在时间上相对准。6.如权利要求2所述的锁相环，进一步包含时钟同步单元，其耦合于该时钟分频器的输出并被配置为利用所述多个时间对准的输出时钟中的一个或多个来生成重定时的时钟信号，以用于对参考时钟进行重采样。7.如权利要求2所述的锁相环，进一步包含 耦合于该数控振荡器的输出与该时钟对准器之间的第一分频器；以及 耦合于该数控振荡器的输出与该可编程延迟线之间的第二分频器。8.如权利要求7所述的锁相环，其中该第一分频器包含除以2分频器，以及该第二分频器包含除以7分频器。9.一种极性传输电路，包含数字锁相环，所述数字锁相环被配置为生成跨越多个频域的多个输出时钟信号，其包含 数控振荡器，其被配置为生成具有第一频率的可变时钟信号； 第一分频器，其被配置为接收该可变时钟信号并对该可变时钟信号的频率进行分频，以生成分频的可变时钟信号； 时钟分频器电路，其被配置为接收该分频的可变时钟信号，并进一步对该分频的可变时钟信号进行分频，以生成多个自动时间对准的输出时钟信号； 时钟对准器，其被配置为监视该可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差；以及 ...

【专利技术属性】
技术研发人员：E·塔勒，S·马西利，G·利普马，
申请(专利权)人：英特尔移动通信有限责任公司，
类型：发明
国别省市：